JOURNAL OF XXX

PROYECTO IDENTIFICACION DE SISTEMAS DIGITALES CONSTRUCCION DE UN SISTEMA DIGITAL DE DE USUARIOS MEDIANTE USO DE TARJETAS RFID
Andrs Este Rojas 2060794 Presentado a: : Ing. Sergio Alberto Abreo Carrilo

AbstractEste mdulo presenta la descripcin en vhdl del programa que manejara el mdulo RFID Reader ID-20 (125kHz) de la empresa Sparkfun Electronics de un sistema digital de identicacin de usuarios mediante el uso de tarjetas RFID que se encargara de decodicar la informacin proveniente de la tarjeta para despus enviarla al mdulo de procesamiento de memoria.

B. Protocolo Wiegand

El trmino del interface Wiegand es una marca de la sociedad Sensor Engineering Company y fu diseado para conseguir una tecnologa que permitiera transmitir datos de un identicador (tarjeta) entre dos dispoditivos alejados entre si, como, por ejemplo, un lector y la central de control de Index TermsSistemas Digitales, RFID, Flip-Flop, protocolo accesos. El protocolo Wiegand es ampliamente utilizado por Wiegand la mayor parte de los fabricantes porque permite la trasnmisin de informacin a travs de un par de cobre que se acompaa de la alimentacin para el dispositivo de lectura si afectar por I. I NTRODUCCIN ello a los datos. Este mdulo presenta la descripcin en vhdl del programa Una visin general de qu es, para qu sirve y cmo se que manejara el mdulo RFID Reader ID-20 (125kHz) de utiliza. Prctica descripcin del protocolo que implementaron la empresa Sparkfun Electronics de un sistema digital de los lectores de tarjetas de Efecto Wiegand. Es importante no identicacin de usuarios mediante el uso de tarjetas RFID confundir el Protocolo Wiegand con el Efecto Wiegand. El que se encargara de decodicar la informacin proveniente de efecto Wiegand es un concepto fsico en el que intervienen la tarjeta para despus enviarla al mdulo de procesamiento las distintas formas de reaccionar magnticamente distintas de memoria. reas de un hilo conductor ante la inuencia de un campo magntico. (Para mas detalles consultar Wikipedia : Wiegand effect) II. T RABAJO P REVIO 1) Sistema de transimisin: Se trata de una transmisin Practicas de laboratorio de Sistemas digitales asncrona de 3 hilos (data 0, data 1, masa) con una seal de entre 0 V y 5,5 V como mximo. Los 0 y los 1 son unos impulsos de entre 20 s 100 s de duracin en su estado A. Flip-Flop tipo T y D bajo. La normativa autoriza hasta 153 m. de cable de cobre III. M ETODOLOGA de diametro 1,02mm (0,82 mm2 correspondiente a un cable AWG 18). A. Especicaciones En estado de reposo, o sea, sin transmitir, la lnea de GND Este mdulo es el encargado de leer el carnet del estudiante es exactamente lo que es: GND, para transmitir un Bit 1 lo (un tag RFID), esto se hace a travs de un mdulo RFID que se hace es mandar un pulso a Bajo, por el contrario, para Reader ID-20 (125kHz) de la empresa Sparkfun Electronics. transmitir un Bit 0 lo que se hace es mandar un pulso Bajo, El principio de funcionamiento de este mduloest basado en tambin de la misma duracin. el efecto Wiegand. Estos mdulos generalmente son utilizados 2) Anlisis: Mediante el sistema descrito anteriormente se en los sistemas electrnicos que permiten identicar a los puede transmitir cualquier nmero de bits que queramos. Sin usuarios de algn servicio el cual necesite permiso para poder embargo, existe un cierto consenso para utilizar un determiaccesar a l. El funcionamiento es muy sencillo: el usuario nado nmeros de bits: 26 (el ms utilizado), 32, 44 128. acerca su tarjeta al mdulo RFID y este es capaz de reconocer Y la interpretacin de los mismos, salvo el de 26 bits, es el cdigo correspondiente a esta tarjeta. tan diversa como fabricantes lo utilizan. Vamos a analizar en 00000000/00$00.00 2007el Wiegand 26, ya que es el formato de trama mas detalle IEEE

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utilizado con diferencia. Su interpretacin es como sigue: El primer Bit, B0, es la paridad Par de los primeros 12 bits transmitidos (B1:12). Los 8 siguientes, B1:B8 son un Byte, un Entero de 8 bits, al que llaman FacilityCode. Los 16 siguientes: B9:B24 son dos Bytes, un Entero de 16 Bits, al que llaman UserCode El ltimo bit, B25, es la paridad Impar de los ltimos 12 bits transmitidos (B13:24). En la gura se observa una interpretacin de un cdigo Wiegand 26. Ese ejemplo constituye el FacilityCode + UserCode 4-24610. La paridad E es 1 para hacer Par la secuencia de 00000100011 que tiene tres unos y la paridad O es tambin 1 para hacer impar la secuencia 0000000100010 que slo tiene dos unos. C. Alternativa de trabajo Para desarrollar el programa en vhdl se procedi a escoger los tipos de elementos ms adecuados, en este caso escogimos los ip-ops pues son en principio mquinas de estado bsicas y a partir de estos se procedi a desarrollar el circuito. Toda la base del circuito se desarroll mediante prueba y error, es decir, se procedio con un circuito inicial y se fu implementando/modicando poco a poco, al nal el resultado es el circuito mostrado en la gura. D. Codigo VHDL El codigo en VHDL consta especicamente de tres dos mdulos de dos instancias (mdulos) y el circuito nal, la primer instancia es la descripcin en VHDL del ip-op (tipo D al ser el mas adecuado para este propsito), la segunda instancia es la implementacin de una conguracin de ipops y el circuito nal usa como base estas instancias ademas de un arreglo de compuertas tipo nand. 1) Flip-Flop tipo D: IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; - Uncomment the following library declaration if instantiating - any Xilinx primitives in this code. library UNISIM; use [Link]; entity itop is port ( Clock : in std_logic; Reset : in std_logic; D : in std_logic; Q : out std_logic ); end itop; architecture Behavioral of itop is signal C1: std_logic; begin Q <= C1; process (Clock) begin if Reset=0 then Q<= 0; elsif (Clockevent and Clock=1) then C1<=D; end if; end process; end Behavioral;
Figure 1. >Diagrama Flip-Flop Tipo D

2) Caja: se IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; - Uncomment the following library declaration if instantiating - any Xilinx primitives in this code. library UNISIM; use [Link]; entity CAJA is Port ( CLOCK : in STD_LOGIC; A1 : in STD_LOGIC; A2 : in STD_LOGIC; RESET : in STD_LOGIC; QA : out STD_LOGIC; QB : out STD_LOGIC; QC : out STD_LOGIC; QD : out STD_LOGIC; QE : out STD_LOGIC; QF : out STD_LOGIC; QG : out STD_LOGIC; QH : out STD_LOGIC); end CAJA; architecture Behavioral of CAJA is signal sqa,sqb,sqc,sqd,sqe,sqf,sqg,sqh: std_logic; signal sD1,sClock,sReset: std_logic; COMPONENT itop PORT( Clock : IN std_logic; Reset : IN std_logic; D : IN std_logic; Q : OUT std_logic ); END COMPONENT; begin Inst_itop_a: itop PORT MAP( Clock => sClock, Reset => sReset, D => sD1, Q => sqa ); Inst_itop_b: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqa, Q => sqb ); Inst_itop_c: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqb, Q => sqc ); Inst_itop_d: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqc, Q => sqd ); Inst_itop_e: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqd, Q => sqe ); Inst_itop_f: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqe, Q => sqf ); Inst_itop_g: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqf, Q => sqg ); Inst_itop_h: itop PORT MAP( Clock => sClock, Reset => sReset, D => sqg, Q => sqh ); QA <= sqa; QB <= sqb; QC <= sqc; QD <= sqd; QE <= sqe; QF <= sqf; QG <= sqg; QH <= sqh; sClock <= CLOCK; sReset <= RESET; sD1 <= not (A1 and A2); end Behavioral;

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Figure 2.

>Diagrama Caja

Figure 3.

>Mdulo RFID

3) Mdulo RFID: any Xilinx primitives in this code. library UNISIM; use [Link]; entity Modulo_RFID is Port (

IV. R ESULTADOS

La simulacin del ip-op es mostrada a continuacion en la gure

s_0,s_1,s_2,s_3,s_4,s_5,s_6,s_7,s_8,s_9,s_A,s_B,s_C,s_D,s_E,s_F: out std_logic; uno_s_input,cero_s_input: in std_logic; Figure 4. >Simulacin Flip-Flop Tipo D Clock,Reset: in std_logic ); end Modulo_RFID; architecture Behavioral of Modulo_RFID is signal sClock,sReset: std_logic; signal sBB: std_logic; signal vc: std_logic; signal sS_7: std_logic; COMPONENT CAJA PORT( CLOCK : IN std_logic; A1 : IN std_logic; A2 : IN std_logic; RESET : IN std_logic; QA : OUT std_logic; QB : OUT std_logic; QC : OUT std_logic; QD : OUT std_logic; QE : OUT std_logic; QF : OUT std_logic; QG : OUT std_logic; QH : OUT std_logic ); END COMPONENT; begin Inst_CAJA_1: CAJA PORT MAP( CLOCK => sClock, A1 => sS_7, A2 => sBB, RESET => sReset, QA => s_8, QB => s_9, QC => s_A, QD => s_B, QE => s_C, QF => s_D, QG => s_E, QH => s_F ); Inst_CAJA_2: CAJA PORT MAP( CLOCK => sClock, A1 => vc, A2 => sBB, RESET => sReset, QA => s_0, QB => s_1, QC => s_2, QD => s_3, QE => s_4, QF => s_5, QG => s_6, QH => s_7 ); vc <=1; vc <= sBB; end Behavioral;

La simulacin de la caja es mostrada a continuacin

Figure 5.

Simulacin Caja

La simulacin de la implementacion del circuito nal se muestra a continuacin

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Figure 6.

Simulacin Caja

V. C ONCLUSIONES 1) El uso de la herramienta ISE de Xilinx es de gran utilidad en el manejo de circuitos digitales debido a su facilidad de use e implementacin en las tarjetas convencionales como la Spartan. 2) ISE (herramienta comercial) tiene gran ventaja en el modo de utilizacin pero tiene cierta carencia en el proceso de simulacin del circuito digital asi como de la esquematizacin del circuito descrito. 3) El modulo RFID es ampliamente usado en los sistemas de transporte masivo como Transmilenio, Metrocable, Metrolinea, etc en Colombia. 4) El uso de ip-ops en la decodicacin de las tarjetas magnticas ahorra tiempo en el diseo a cambio del sacricio en recursos lgicos en las tarjetas, en la actualidad este sacricio no es grande. Citation: [1] 1) [Link] 2) [Link] 3) [Link] 4) [Link] R EFERENCES
[1] N. H. F. Beebe. (2008, Jul.) TEX user group bibliography archive. [Online]. Available: [Link] html

Andrs Estepa Rojas Estudiante de Ingenieria Elctrica de la Universidad Industrial de Santander, Colombia PLACE PHOTO HERE