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Procesador de audio SigmaDSP de 28/56

bits con dos ADC y cuatro DAC
Ficha de datos ADAU1701
CARACTERÍSTICAS DESCRIPCIÓN GENERAL
Procesador de audio digital de 28/56 bits y 50 MIPS El ADAU1701 Es un sistema de audio completo de un solo chip con un DSP de audio de
2 ADC: SNR de 100 dB, THD + N de −83 dB 28/56 bits, convertidores A/D, convertidores D/A e interfaces de control similares a las
4 DAC: SNR de 104 dB, THD + N de −90 dB de un microcontrolador. El procesamiento de señal incluye ecualización, filtro de cruce,
Operación completamente autónoma realce de graves, procesamiento de dinámica multibanda, compensación de retardo,
Arranque automático desde la EEPROM serial
compensación de altavoces y ampliación de imagen estéreo.
ADC auxiliar con multiplexor de 4 entradas para control analógico Este procesamiento se puede utilizar para compensar las limitaciones reales de
GPIO para controles y salidas digitales los altavoces, amplificadores y entornos de escucha, lo que proporciona mejoras
Totalmente programable con la herramienta gráfica SigmaStudio espectaculares en la calidad de audio percibida.
Multiplicador de 28 bits × 28 bits con acumulador de 56 bits para una operación completa
Su procesamiento de señal es comparable al de los equipos de estudio de alta gama.
procesamiento de doble precisión
La mayor parte del procesamiento se realiza en 56 bits, doble...
Oscilador de reloj para generar un reloj maestro a partir de cristal
Modo de precisión, lo que resulta en un excelente rendimiento con señales de bajo
PLL para generar reloj maestro de 64 × fS, 256 × fS,
nivel. El ADAU1701 Es un DSP totalmente programable. Fácil de usar.
Relojes de 384 × fS o 512 × fS
El uso del software SigmaStudio™ permite al usuario configurar gráficamente
Puertos de entrada/salida de datos en serie flexibles compatibles con I2S,
un flujo de procesamiento de señales personalizado que utiliza bloques como filtros biquad,
modos justificado a la izquierda, justificado a la derecha y TDM
procesadores dinámicos, controles de nivel y controles de interfaz GPIO.
Se admiten frecuencias de muestreo de hasta 192 kHz
Regulador de voltaje en chip para compatibilidad con sistemas de 3,3 V ADAU1701 Los programas se pueden cargar al encender el dispositivo, ya sea desde una

LQFP de plástico de 48 derivaciones EEPROM serie mediante su propio mecanismo de autoarranque o desde un

microcontrolador externo. Al apagarlo, el estado actual de los parámetros se puede volver

APLICACIONES
a escribir en la EEPROM desde el ADAU1701. para ser recordado la próxima vez que se
Sistemas de altavoces multimedia
ejecute el programa.
Bases para altavoces de reproductores MP3
Unidades principales automotrices Dos ADC Σ­Δ y cuatro DAC Σ­Δ proporcionan una dinámica de entrada analógica

Estéreos de minicomponentes a salida analógica de 98,5 dB. Cada ADC tiene una THD + N de −83 dB, y cada

televisores digitales DAC tiene una THD + N de −90 dB. Los puertos de entrada y salida digitales

Monitores de estudio permiten una conexión sin interferencias a otros ADC y DAC. El ADAU1701

Crossovers de altavoces se comunica a través de un yo

2
Procesadores de efectos de instrumentos musicales Bus C® o un puerto SPI de 4 cables.

Sistemas de sonido en los asientos (aviones/autobuses)

Comentarios sobre el documento Rev. C

La información proporcionada por Analog Devices se considera precisa y fiable. Sin embargo, Analog Devices no
asume ninguna responsabilidad por su uso ni por las infracciones de patentes u otros derechos de terceros que
puedan derivarse de su uso. Las especificaciones están sujetas a cambios sin previo aviso. No se concede One Technology Way, Apartado Postal 9106, Norwood, MA 02062­9106, EE. UU.
ninguna licencia, implícita ni de ningún otro modo, en virtud de ninguna patente o derecho de patente de Analog Devices. Tel: 781.329.4700 ©2007–2016 Analog Devices, Inc. Todos los derechos reservados.
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ADAU1701 Ficha de datos

TABLA DE CONTENIDO
Características .............................................................................................. 1 RAM y registros .............................................................................. 30 Mapas de

Aplicaciones ............................................................................................. 1 Descripción direcciones ....................................................................... 30

general ....................................................................... 1 RAM de parámetros ................................................................................. 30

Historial de revisiones ............................................................................... 3 RAM de datos .................................................................................... 30

Diagrama de bloques funcionales .............................................................. 4 Formatos de datos de lectura y escritura .............................................. 30

Especificaciones ..................................................................................... 5 Mapa de registros de control .................................................................... 32

Rendimiento analógico .................................................................... 5 Entrada/ Detalles de los registros de control .......................................................... 34 2048

salida digital .................................................................... 6 a 2055 (0x0800 a 0x0807) — Registros de interfaz ........ 34 2056 (0x0808) —

Poder .............................................................................................. 6 Registro de configuración de pin GPIO ........... 35 2057 a 2060 (0x0809 a

Rango de temperatura .................................................................... 6 0x080C) — Registros de datos ADC

PLL y oscilador .............................................................................. 6 auxiliares ....................................................................................... 36

2064 a 2068 (0x0810 a 0x0814)—Registros de datos de carga segura 37 2069 a

Regulador ........................................................................................ 7
2073 (0x0815 a 0x819)—Registros de dirección de carga
Especificaciones de sincronización digital ...................................... 7
segura ....................................................................... 37 2074 a 2075 (0x081A a
Clasificaciones máximas absolutas ........................................... 10
0x081B)—Registros de captura de datos 38 2076 (0x081C)—Registro de control
Resistencia térmica .................................................................... 10
del núcleo DSP ......................... 39 2078 (0x081E)—Registro de control de salida
Precaución ESD ................................................................................. 10
en serie .................... 40 2079 (0x081F)—Registro de control de entrada en
Configuración de pines y descripciones de funciones .......................... 11
serie ....................... 41 2080 a 2081 (0x0820 a 0x0821)—Registros de configuración
Características típicas de rendimiento .......................................... 14 Diagrama de
de pines multipropósito ............................................... 42 2082 (0x0822)
bloques del sistema ..................................................... 15 Teoría de
—Auxiliar Control de ADC y potencia ............ 43 2084 (0x0824)—Habilitación de
funcionamiento ..................................................................... 16
ADC auxiliar ................................ 43
Inicialización ..................................................................................... 17

Secuencia de encendido .................................................................... 17

2086 (0x0826)—Apagado del oscilador ................................. 43
Configuración de registros de control .............................................. 17
2087 (0x0827)—Configuración del DAC .................................................... 44
Procedimiento recomendado para cargar programas/parámetros ..... 17
Pines multipropósito ................................................................................. 45 ADC
Modos de reducción de potencia ................................................................. 17
auxiliar ................................................................................. 45 Pines de
Uso del oscilador ..................................................................... 18 Configuración
entrada/salida de propósito general ........................... 45 Puertos de entrada/
del reloj maestro/modo PLL ....................................... 18 Regulador de
salida de datos en serie ................................. 45 Recomendaciones de
voltaje ....................................................................... 19
diseño .............................................. 48
Conversores analógico­digitales de audio ..................................................................... 20
Colocación de piezas .......................................................................... 48
Convertidores DAC de audio .................................................................................... 21
Puesta a tierra .................................................................................... 48
Puertos de control .................................................................................... 22
Esquemas de aplicación típicos .................................................... 49
I 2 Puerto C ........................................................................................ 23
Modo de arranque automático .................................................................. 49
Puerto SPI ........................................................................................ 26
I 2 Control C ................................................................................. 50
Arranque automático .................................................................................... 27
Control SPI .................................................................................. 51

Procesamiento de señales ................................................................................. 29 Dimensiones del contorno ....................................................................... 52

Formatos numéricos .............................................................................. 29
Guía de pedidos .......................................................................... 52
Programación .............................................................................. 29

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Ficha de datos ADAU1701

HISTORIAL DE REVISIONES Cambios en las Figuras 5 y 6 .................................................. 10 Cambios en la

Tabla 11 Se reemplazó la ................................................................................. 12
5/16—Rev. B a Rev. C Cambios
Figura 8 por la Figura 11 ............................................... 15 Sección de Teoría de
en la sección de DAC de audio y Figura 19 ......................... 21
Operación Renombrada ............................... 17 Cambios en la Sección de
Inicialización ............................................... 18 Cambio en la Sección de Ajuste del
6/11—Rev. A a Rev. B Tabla
Reloj Maestro/Modo PLL ............... 19 Cambios en la Tabla
2 eliminada; renumerada secuencialmente ..................................... 6 Cambios
15 ........................................................................ 23 Se reemplazó la Figura 22 por
a la Tabla 4 ............................................................................ 6
la Figura 25 ............................... 26 Cambios en la Sección de Formato de
EEPROM ............................... 28 Tabla 20 Eliminada, Renumerada
2/11—Rev. 0 a Rev. A Figura
Secuencialmente ............................... 29 Figura 28 Insertada, Renumerada
1 movida Cambios .................................................................................. 4
Secuencialmente ............................... 29 Cambios en la Sección de Detalles del
en la sección de especificaciones .................................................... 5 Cambios en la
Registro de Control ............... 35 Cambios en la Guía de
Tabla 8, columna Condiciones de prueba/comentarios .......... 8 Figuras reordenadas
Pedidos ............................................................... 53
en la sección Diagramas de temporización digital .. 9 Cambios en la Figura
2 ........................................................................... 9 7/07—Revisión 0: Versión inicial

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ADAU1701 Ficha de datos

DIAGRAMA DE BLOQUES FUNCIONALES

DIGITAL COSA ANÁLOGA BUCLE

CRISTAL
VDD TIERRA DIGITAL ANALÓGICA VDD SUELO MODO PLLFILTRAR
3,3 V
3 3 3 2 2 2

1,8 V RELOJ
REGULADOR
ADAU1701 PLL OSCILADOR
FILTD/CM
2

2 CANALES
ESTÉREO DAC
COSA ANÁLOGA
ADC 4 CANALES
APORTE COSA ANÁLOGA
28/56 BITS, 50 MIPS PRODUCCIÓN
FILTRAR/ NÚCLEO DEL PROCESADOR DE AUDIO DAC
MEMORIA DE RETARDO DE 40 ms
ADC_RES 2

CONTROL
REINICIAR/ 8 canales 8 BITS 8 canales
INTERFAZ
MODO DIGITAL A Entrada/Salida de GP DIGITAL
Y
SELECCIONAR APORTE ADC PRODUCCIÓN
AUTOARRANQUE

MATRIZ DE ENTRADA/SALIDA

5 3 3 3

06412­001
REINICIAR AUTOARRANQUE
I2C/SPI ENTRADA DIGITAL AL ADC SALIDA DIGITAL
Y CONTRAESCRITURA O GPIO O GPIO O GPIO

Figura 1.

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Ficha de datos ADAU1701

PRESUPUESTO
AVDD = 3,3 V, DVDD = 1,8 V, PVDD = 3,3 V, IOVDD = 3,3 V, entrada de reloj maestro = 12,288 MHz, a menos que se indique lo contrario.

RENDIMIENTO ANALÓGICO
Las especificaciones están garantizadas a 25°C (temperatura ambiente).

Tabla 1.
Parámetro Mi tipo Unidad máxima Condiciones de prueba/Comentarios
ENTRADAS ADC

Número de canales 2 Entrada estéreo

Resolución 24 Pedazos

Entrada a escala completa 100 (283) µA rms (µA pp) Entrada de 2 V rms con 20 kΩ (18 kΩ externos + 2 kΩ
resistencia en serie interna)

Relación señal­ruido
Ponderado A 100 dB

Rango dinámico −60 dB con respecto a la entrada analógica de escala completa

Ponderado A 95 100 dB
Distorsión armónica total + ruido −83 dB −3 dB con respecto a la entrada analógica de escala completa
Desajuste de ganancia entre canales 25 250 mdB
Diafonía −82 dB Diafonía analógica de canal a canal
Polarización de CC 1.4 1.5 1,6 V
Error de ganancia −11 +11 %
SALIDAS DAC
Número de canales 4 Dos canales de salida estéreo
Resolución 24 Pedazos

Salida analógica a escala completa 0,9 (2,5) V rms (V pp)

Relación señal­ruido
Ponderado A 104 dB

Rango dinámico −60 dB con respecto a la salida analógica de escala completa

Ponderado A 99 104 dB
Distorsión armónica total + ruido −90 −1 dB con respecto a la salida analógica de escala completa
Diafonía −100 Diafonía analógica de canal a canal
Desajuste de ganancia entre canales 25 dBdB 250 mdB
Error de ganancia −10 +10 %
Polarización de CC 1.4 1.5 1,6 V
REFERENCIA DE VOLTAJE

Voltaje absoluto (CM) 1.4 1.5 1,6 V

ADC AUXILIAR

Entrada analógica de escala completa 2.8 3.0 3,1 V

INL 0.5 LSB
DNL 1.0 LSB
Compensar 15 mV

Impedancia de entrada 17.8 30 42 kΩ

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ADAU1701 Ficha de datos

ENTRADA/SALIDA DIGITAL

Tabla 2.
Parámetro Símbolo Mín. Tipo Máx.1 Condiciones/comentarios de la prueba unitaria

Voltaje de entrada, alto VIH 2.0 IOVDD V

Voltaje de entrada, bajo VOLUNTAD 0.8 En

Fuga de entrada, alta IIH 1 µA Excluyendo MCLKI

Fuga de entrada, baja IIL 1 µA Excluyendo MCLKI y pines bidireccionales
Corriente de pull­up de pin bidireccional, baja 150 µA
Fuga de entrada MCLKI, alta IIH 3 µA
Fuga de entrada MCLKI, baja IIL 3 µA
Voltaje de salida de alto nivel VOH 2.0 En IOH = 2 mA

Voltaje de salida de bajo nivel VOL 0.8 En LIO = 2 mA

Capacitancia de entrada 5 pF
Unidad de salida GPIO 2 mA

1
Las especificaciones máximas se miden en un rango de temperatura de ­40 °C a +130 °C (caja), un rango de DVDD de 1,62 V a 1,98 V y un rango de AVDD de 2,97 V a 3,63 V.

FUERZA

Tabla 3.
Parámetro Mínimo Tipo Máximo 1 Unidad

TENSIÓN DE SUMINISTRO

Voltaje analógico 3.3 En

Voltaje digital 1.8 En

Voltaje PLL 3.3 En

Voltaje IOVDD 3.3 En

CORRIENTE DE SUMINISTRO

Corriente analógica (AVDD y PVDD) 50 85 mamá.

Corriente digital (DVDD) 40 60 mamá.

Corriente analógica, reinicio 35 55 mamá.

Corriente digital, reinicio 1.5 4.5 mamá.

DISIPACIÓN

Operación (AVDD, DVDD, PVDD)2 286.5 mW

Restablecer todos los suministros 118 mW

RELACIÓN DE RECHAZO DE LA FUENTE DE ALIMENTACIÓN (PSRR)

Señal de 1 kHz, 200 mV pp en AVDD 50 dB

1
Las especificaciones máximas se miden en un rango de temperatura de ­40 °C a +130 °C (caja), un rango de DVDD de 1,62 V a 1,98 V y un rango de AVDD de 2,97 V a 3,63 V.
2 La disipación de potencia no incluye la potencia IOVDD porque la corriente extraída de esta fuente depende de las cargas en los pines de salida digital.

RANGO DE TEMPERATURA

Tabla 4.
Parámetro Mínimo Tipo Máximo Unidad

Funcionalidad garantizada 0 70 °C ambiente

PLL Y OSCILADOR

Tabla 5. PLL y Oscilador1

Parámetro Mínimo Tipo Máximo Unidad

Rango operativo del PLL MCLK_Nombre − 20% MCLK_Nombre + 20% megahercio

Tiempo de bloqueo del PLL 20 EM

Transconductancia del oscilador de cristal (gm) 78 bien

1
Las especificaciones máximas se miden en un rango de temperatura de ­40 °C a +130 °C (caja), un rango de DVDD de 1,62 V a 1,98 V y un rango de AVDD de 2,97 V a 3,63 V.

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Ficha de datos ADAU1701

REGULADOR

Tabla 6. Regulador1
Parámetro Mínimo Tipo Máximo Unidad

Voltaje del DVD 1.7 1.8 1.84 En

1
Las especificaciones del regulador se calculan utilizando un transistor Zetex Semiconductors FZT953 en el circuito.

ESPECIFICACIONES DE CRONOMETRAJE DIGITAL

Tabla 7. Temporización digital1

Límite
Parámetro tMÍN tMÁX Condiciones/comentarios de la prueba unitaria

RELOJ MAESTRO
tMP 36 244 ns Período MCLKI, modo 512 × fS
48 366 ns Período MCLKI, modo 384 × fS
73 488 ns Periodo MCLKI, modo 256 × fS
291 1953 ns Período MCLKI, modo 64 × fS
PUERTO SERIE
tBIL 40 ns INPUT_BCLK (Pin 9) ancho de pulso bajo
tBIH 40 ns INPUT_BCLK (Pin 9) ancho de pulso alto
tLIS 10 ns Configuración de INPUT_LRCLK (Pin 8); tiempo hasta que INPUT_BCLK sube
tLIH 10 ns INPUT_LRCLK (Pin 8) retención; tiempo desde INPUT_BCLK en aumento
Configuración de SDATA_INx (pin 10, pin 11, pin 28 o pin 29); tiempo hasta INPUT_BCLK (pin 9) en
tSIS 10 ns
aumento
SDATA_INx (Pin 10, Pin 11, Pin 28 o Pin 29) en espera; tiempo desde INPUT_BCLK (Pin 9) en
tSHIH 10 ns
aumento
tLOS 10 ns Configuración de OUTPUT_LRCLK (Pin 16) en modo esclavo
tLOH 10 ns OUTPUT_LRCLK (Pin 16) se mantiene en modo esclavo
tTS 5 ns OUTPUT_BCLK (Pin 11) que cae a OUTPUT_LRCLK (Pin 16) sesgo de sincronización
tSODS 40 ns Retardo de SDATA_OUTx (Pin 14, Pin 15, Pin 26 o Pin 27) en modo esclavo; tiempo desde
OUTPUT_BCLK (Pin 11) cayendo
tSODM 40 ns Retardo de SDATA_OUTx (Pin 14, Pin 15, Pin 26 o Pin 27) en modo maestro; tiempo desde
OUTPUT_BCLK (Pin 11) cayendo
PUERTO SPI

fCCLK 6.25 Frecuencia MHz CCLK (Pin 23)

tCCPL 80 ns CCLK (Pin 23) ancho de pulso bajo
tCCPH 80 ns Ancho de pulso CCLK (Pin 23) alto
tCLS 0 ns Configuración de CLATCH (Pin 21); tiempo hasta CCLK (Pin 23) en aumento
tCLH 100 ns CLATCH (Pin 21) se mantiene; tiempo desde CCLK (Pin 23) en aumento
tCLPH 80 ns CLATCH (Pin 21) ancho de pulso alto
tCDS 0 Configuración de ns CDATA (Pin 20); tiempo hasta CCLK (Pin 23) en aumento
CDH 80 ns CDATA (Pin 20) en espera; tiempo desde CCLK (Pin 23) en aumento
tCOD 101 ns COUT (Pin 22) retardo; tiempo desde CCLK (Pin 23) cayendo
Puerto I2C
fSCL 400 Frecuencia kHz SCL (Pin 23)
tSCLH 0.6 µs SCL (Pin 23) alto
tSCLL 1.3 µs SCL (Pin 23) bajo
SSC 0.6 µs Tiempo de configuración, relevante para la condición de inicio repetido
tSCH 0.6 µs Tiempo de espera; después de este período, se genera el primer reloj
tDS 100 ns Tiempo de configuración de los datos

tSCR 300 ns Tiempo de subida del SCL (pin 23)

tSCF 300 ns Tiempo de caída del SCL (Pin 23)

tSDR 300 Tiempo de subida de ns SDA (Pin 22)

Fuerza de Autodefensa de Sudán 300 Tiempo de caída del ns SDA (Pin 22)
tBFT 0.6 Tiempo sin autobús; tiempo entre parada y salida

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ADAU1701 Ficha de datos

Límite
Parámetro tMÍN tMÁX Condiciones/comentarios de la prueba unitaria
PINES MULTIUSOS Y RESET

tGRT 50 ns Tiempo de subida de GPIO (pines MPx)

tGFT 50 ns Tiempo de caída de GPIO (pines MPx)

GIL 1,5 × 1/fS μs Latencia de entrada GPIO (pines MPx); tiempo hasta que el núcleo lee el valor alto/bajo
tRLPW 20 ns RESET ancho de pulso bajo

1 Todas las especificaciones de tiempo se dan para los estados predeterminados (I2 S) del puerto de entrada serial y del puerto de salida serial (consulte la Tabla 65).

Diagramas de temporización digital

tBIH tLIH

ENTRADA_BCLK

tBIL

tLIS

ENTRADA_LRCLK

tSIS
SDATA_INx
JUSTIFICADO A LA IZQUIERDA MSB MSB – 1
MODO
tSHIH

tSIS
SDATA_INx
MODO I2S MSB

tSHIH

tSIS tSIS
SDATA_INx
JUSTIFICADO A LA DERECHA MSB LSB
MODO
tSHIH
tSHIH

RELOJES DE 8 BITS
(DATOS DE 24 BITS)

RELOJES DE 12 BITS
(DATOS DE 20 BITS)

RELOJES DE 14 BITS
(DATOS DE 18 BITS)

06412­002
RELOJES DE 16 BITS
(DATOS DE 16 BITS)

Figura 2. Sincronización del puerto de entrada en serie

tCLS tCLH
tCLPH
tCCPL

CLATCH tCCPH

CCLK

Datos CD

CDH

tCDS

Corte

tCOD
06412­004

Figura 3. Sincronización del puerto SPI

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Ficha de datos ADAU1701

tSCH tDS tSCH

Adventista del Séptimo Día

tSCR tSCLH

SCL

06412­005
tSCLL tSCF SSC tBFT

Figura 4. Sincronización del puerto I2C

tTS

SALIDA_BCLK

tLOS

SALIDA_LRCLK

tSODS
tSODM
Salida SDATAx
JUSTIFICADO A LA IZQUIERDA MSB MSB – 1
MODO

tSODS
tSODM
Salida SDATAx
MODO I2S MSB

tSODS
tSODM
Salida SDATAx
JUSTIFICADO A LA DERECHA MSB LSB
MODO

RELOJES DE 8 BITS

(DATOS DE 24 BITS)

RELOJES DE 12 BITS

(DATOS DE 20 BITS)

RELOJES DE 14 BITS

(DATOS DE 18 BITS)

06412­003
RELOJES DE 16 BITS

(DATOS DE 16 BITS)

Figura 5. Sincronización del puerto de salida en serie

tMP

MCLKI

REINICIAR
06412­006

tRLPW

Figura 6. Reloj maestro y tiempo de reinicio

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ADAU1701 Ficha de datos

CALIFICACIONES MÁXIMAS ABSOLUTAS

Tabla 8. RESISTENCIA TÉRMICA

Parámetro Clasificación θJA se especifica para las peores condiciones, es decir, un dispositivo
DVDD a GND 0 V a 2,2 V soldado en una placa de circuito para paquetes de montaje en superficie.
AVDD a GND 0 V a 4,0 V
Tabla 9. Resistencia térmica
IOVDD a GND 0 V a 4,0 V
Tipo de paquete θJA θJC Unidad
Entradas digitales DGND ­ 0,3 V, IOVDD + 0,3 V
LQFP de 48 derivaciones 72 19.5 °C/O
Temperatura máxima de unión 135 °C
Rango de temperatura
−65 °C a +150 °C PRECAUCIÓN ESD
Almacenamiento

Operante 0°C a +70°C

Soldadura (10 segundos) 300°C

Esfuerzos iguales o superiores a los que se enumeran en Máximo absoluto

Las clasificaciones pueden causar daños permanentes al producto. Esta

clasificación es solo una clasificación de tensión; no implica el funcionamiento
del producto en estas u otras condiciones superiores a las indicadas en la sección
operativa de esta especificación. El uso fuera de las condiciones máximas de
funcionamiento durante períodos prolongados puede afectar la fiabilidad del
producto.

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Ficha de datos ADAU1701

CONFIGURACIÓN DE PIN Y DESCRIPCIÓN DE FUNCIONES

VOUT1
VOUT2
VOUT3
VOUT0

CMPLL_MODE1
FILTRAR
AVDD

PLL_MODE0
FILTD
AGND

AGND
48 47 46 45 44 43 42 41 40 39 38 37

AGND 1 36 AVDD
PIN 1
ADC0 2 INDICADOR 35 PLL_LF
ADC_RES 3 34 PVDD
ADC1 4 33 PGND
REINICIAR 5 ADAU1701 32 MCLKI
VISTA SUPERIOR
AUTOARRANQUE 6 31 OSCO
(Sin escala)
ADDR0 7 30 RSVD
MP4 8 29 MP2
MP5 9 28 MP3
MP1 10 27 MP8
MP0 11 26 MP9
DGND 12 25 DGND

13 14 15 16 17 18 19 20 21 22 23 24

MP6
MP7

MP11
MP10
DVDD

DVDD
IOVDD
VDRIVE

CCLK
SCL/
COUT
SDA/
ABRAZADERA/
WP

06412­007
ADDR1/
CDATA/
WB

Figura 7. Configuración de pines LQFP de 48 derivaciones

Tabla 10. Descripciones de las funciones de los pines

N.º de pin. Tipo mnemónico 1 Descripción

1, 37, 42 AGND PWR Pin de tierra analógico. Los pines AGND, DGND y PGND se pueden conectar directamente en un plano de tierra
común. Desacople el AGND de un pin AVDD con un condensador de 100 nF.
2 ADC0 A_EN Entrada de audio analógica 0. Entrada de escala completa de 100 μA RMS. La entrada de corriente permite ajustar el nivel de voltaje
de entrada con una resistencia externa. Una resistencia de 18 kΩ proporciona una entrada de escala completa de 2 V RMS. Consulte
la sección ADC de audio para obtener más información.

3 ADC_RES A_EN Corriente de referencia del ADC. Establezca la corriente de escala completa del ADC con una resistencia externa de 18
kΩ conectada entre este pin y tierra. Consulte la sección ADC de audio para obtener más información.
4 ADC1 A_EN Entrada de audio analógica 1. Entrada de escala completa de 100 μA RMS. La entrada de corriente permite ajustar el nivel de
voltaje de entrada con una resistencia externa. Una resistencia de 18 kΩ proporciona una entrada de escala completa de 2 V RMS.
5 REINICIAR ESTRUENDO Entrada de reinicio bajo activo. El reinicio se activa en un flanco de alto a bajo, y el ADAU1701 Las salidas se reinician
en un flanco de bajo a alto. Para más información sobre la inicialización, consulte la sección "Secuencia de encendido".

6 AUTOARRANQUE ESTRUENDO Habilitar/Deshabilitar el autoarranque. SELFBOOT selecciona el puerto de control (bajo) o el autoarranque (alto). Al
activar este pin en alto, se inicia un autoarranque cuando el ADAU1701... Se recupera tras un reinicio. Este pin puede
conectarse directamente al voltaje de control o subirse o bajarse con una resistencia. Consulte la sección de
autoarranque para más detalles.
7 ADDR0 ESTRUENDO I 2 C y dirección SPI 0. En combinación con la función ADDR1 en el pin 20, este pin permite hasta cuatro ADAU1701
Dispositivos que se pueden usar en el mismo bus I C y hasta dos circuitos integrados que se pueden usar con una señal
SPI CLATCH común. Consulte la sección "Puerto I C" para obtener más información .
8 MP4 DIOS Puerto de entrada serie o GPIO multipropósito LRCLK (INPUT_LRCLK). Consulte los pines multipropósito.
Sección para más detalles.
9 MP5 DIOS GPIO multipropósito o puerto de entrada serie BCLK (INPUT_BCLK). Consulte los pines multipropósito.
Sección para más detalles.
10 MP1 DIOS GPIO multipropósito o puerto de entrada serie, datos 1 (SDATA_IN0). Consulte los pines multipropósito.
Sección para más detalles.
11 MP0 DIOS GPIO multipropósito o puerto de entrada serie, datos 0 (SDATA_IN1). Consulte los pines multipropósito.
Sección para más detalles.

12, 25 DGND PWR Pin de tierra digital. Los pines AGND, DGND y PGND se pueden conectar directamente en un plano de tierra
común. Desacople el DGND de un pin DVDD con un condensador de 100 nF.
13, 24 DVD PWR Fuente de alimentación digital de 1,8 V. Puede suministrarse externamente o generarse a partir de una fuente de 3,3 V
con el regulador de 1,8 V integrado. Desacople DVDD a DGND con un condensador de 100 nF.

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ADAU1701 Ficha de datos

N.º de pin mnemotécnico Tipo 1 Descripción

14 MP7 DIOS Puerto de salida serie o GPIO multipropósito, datos 1 (SDATA_OUT1). Consulte los pines multipropósito.
Sección para más detalles.
15 MP6 DIOS GPIO multipropósito, puerto de salida serie Data 0 o salida de datos TDM (SDATA_OUT0). Consulte la sección Pines
multipropósito para obtener más información.
16 MP10 DIOS Puerto de salida serie o GPIO multipropósito LRCLK (OUTPUT_LRCLK). Consulte la sección "Pines multipropósito"
para más detalles.
17 VDRIVE A_FUERA Controlador para regulador de 1,8 V. La base del transistor PNP externo del regulador de voltaje se controla desde
VDRIVE. Consulte la sección "Regulador de voltaje" para más detalles.
18 IOVDD PWR Alimentación para los pines de entrada y salida. El voltaje en este pin establece el voltaje de entrada máximo que debe
observarse en los pines de entrada digital. Este pin también alimenta las señales de salida digital en el puerto de
control y los pines MP. Configure siempre IOVDD a 3,3 V. El consumo de corriente de este pin es variable, ya que depende
de las cargas de las salidas digitales.
19 MP11 DIOS GPIO multipropósito o puerto de salida serie BCLK (OUTPUT_BCLK). Consulte los pines multipropósito.
Sección para más detalles.
20 ADDR1/CDATA/WB D_IN Dirección I2C 1/Entrada de datos SPI/Disparador de escritura en EEPROM. Este es un pin multifunción como
Sigue:

ADDR1: Dirección I2 C 1. En combinación con ADDR0, esto establece la dirección I2 C del IC para que cuatro ADAU1701
Los dispositivos se pueden utilizar en el mismo bus I2C. Consulte la sección Puerto I2C para obtener más detalles.

CDATA: Entrada de datos SPI. Consulte la sección Puerto SPI para obtener más información.

WB: Disparador de reescritura de EEPROM. Un flanco ascendente (predeterminado) o descendente (si se configura en los
mensajes de EEPROM) en este pin activa la reescritura de los registros de la interfaz en la EEPROM externa. Esta función
permite guardar los datos de los parámetros al apagar el sistema. Consulte la sección "Autoarranque" para obtener más
información.
21 ABRAZADERA/WP DIOS Señal de enclavamiento SPI/Protección contra escritura de EEPROM de autoarranque. Este pin multifunción es el siguiente:

CLATCH: Señal de enclavamiento SPI. Debe estar en nivel bajo al inicio de una transacción SPI y en nivel alto al final.
Cada transacción SPI puede requerir un número diferente de ciclos en el pin CCLK para completarse, dependiendo de la
dirección y el bit de lectura/escritura enviados al inicio de la transacción SPI. Consulte la sección Puerto SPI para obtener
más información.

WP: Protección contra escritura de la EEPROM de autoarranque. Este pin es una salida de colector abierto en modo de
autoarranque. El ADAU1701 Baja este valor para permitir la escritura en una EEPROM externa. Este pin debe
subirse a 3,3 V. Consulte la sección de autoarranque para más detalles.
22 SDA/COUT DIOS Salida de datos I2C / SPI . Este pin es multifunción, como se indica a continuación:
SDA: Datos I C . Este pin es un colector abierto bidireccional. La línea conectada a este pin debe tener una
resistencia pull­up de 2,2 kΩ. Consulte la sección Puerto I C para más detalles .
COUT: Esta salida de datos SPI se utiliza para leer registros y ubicaciones de memoria. Tiene tres estados cuando no
hay lectura SPI activa. Consulte la sección Puerto SPI para obtener más información.
23 SCL/CCLK DIOS Reloj I2C /Reloj SPI . Este pin tiene doble función, como se indica a continuación:

SCL: Reloj I C . Este pin siempre es una entrada de colector abierto en el modo de control I C . En modo de
autoarranque, este pin es una salida de colector abierto (I C maestro). La línea conectada a este pin debe tener una
resistencia pull­up de 2,2 kΩ. Consulte la sección Puerto I C para más detalles .
CCLK: Reloj SPI. Este pin puede funcionar continuamente o estar inactivo entre transacciones SPI. Consulte
la sección "Puerto SPI" para obtener más información.
26 MP9 D_IO/A_IO GPIO multipropósito, puerto de salida serie de datos 3 (SDATA_OUT3) o entrada ADC auxiliar 0. Consulte la sección Pines
multipropósito para obtener más detalles.
27 MP8 D_IO/A_IO GPIO multipropósito, puerto de salida serie de datos 2 (SDATA_OUT2) o entrada ADC auxiliar 3. Consulte la sección Pines
multipropósito para obtener más detalles.
28 MP3 D_IO/A_IO GPIO multipropósito, puerto de entrada serie de datos 3 (SDATA_IN3) o entrada ADC auxiliar 2. Consulte la sección Pines
multipropósito para obtener más detalles.
29 MP2 D_IO/A_IO GPIO multipropósito, puerto de entrada serie de datos 2 (SDATA_IN2) o entrada ADC auxiliar 1. Consulte la sección Pines
multipropósito para obtener más detalles.
30 RSVD Reservado. Conexión a tierra, ya sea directamente o mediante una resistencia pull­down.
31 OSCO D_OUT Salida del circuito del oscilador de cristal. Conecte una resistencia de amortiguamiento de 100 Ω entre este pin y el
cristal. No utilice esta salida para conectar directamente un reloj a otro circuito integrado (CI). Si no se utiliza el
oscilador de cristal, este pin puede dejarse desconectado. Consulte la sección "Uso del oscilador" para obtener más
información.
32 MCLKI ESTRUENDO Entrada de reloj maestro. MCLKI puede conectarse a una señal de reloj de 3,3 V o ser la entrada del circuito oscilador
de cristal. Consulte la sección "Configuración del reloj maestro/modo PLL" para obtener más información.

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Ficha de datos ADAU1701

N.º de pin mnemotécnico Tipo 1 Descripción

33 PGND PWR Pin de tierra del PLL. Los pines AGND, DGND y PGND se pueden conectar directamente en un plano de tierra común.
Desacople el PGND del PVDD con un condensador de 100 nF.
34 PVDD PWR Fuente de alimentación de 3,3 V para el PLL y la sección analógica del ADC auxiliar. Desacople este pin de PGND mediante un
condensador de 100 nF.
35 PLL_LF A_FUERA Conexión del filtro de bucle PLL. Se deben conectar dos condensadores y una resistencia a este pin, como se muestra en la
Figura 15. Consulte la sección "Configuración del reloj maestro/modo PLL" para obtener más detalles.
36, 48 AVDD 38, 39 PWR Fuente de alimentación analógica de 3,3 V. Desacople este pin de AGND mediante un condensador de 100 nF.

PLL_MODE0, ESTRUENDO Configuración del modo PLL. PLL_MODE0 y PLL_MODE1 configuran la frecuencia de salida del reloj maestro PLL. Consulte la
PLL_MODE1 sección "Configuración del reloj maestro/modo PLL" para obtener más información.
40 CENTÍMETRO
A_FUERA Referencia de modo común de 1,5 V. Conecte un condensador de desacoplamiento de 47 μF entre este pin y tierra para reducir la
diafonía entre los ADC y los DAC. El material de los condensadores no es crítico. Este pin puede usarse para polarizar circuitos
analógicos externos, siempre que estos no consuman corriente del pin (por ejemplo, cuando el CM está conectado a la entrada
no inversora de un amplificador operacional).

41 FILTD A_FUERA Pin de desacoplamiento del filtro DAC. Conecte un condensador de 10 μF entre este pin y tierra. El material del condensador
no es crítico. El voltaje en este pin es de 1,5 V.
43 a 46 VOUT3 A_FUERA Salida DAC VOUT. El voltaje de salida a escala completa es de 0,9 V RMS. Esta salida puede utilizarse con un filtro de
reconstrucción de salida activo o pasivo. Consulte la sección "DACs de audio" para obtener más información.
44 VOUT2 A_FUERA Salida DAC VOUT2. La tensión de salida a escala completa es de 0,9 V RMS. Esta salida puede utilizarse con un filtro de
reconstrucción de salida activo o pasivo. Consulte la sección "DACs de audio" para obtener más información.
45 VOUT1 A_FUERA Salida DAC VOUT1. La tensión de salida a escala completa es de 0,9 V RMS. Esta salida puede utilizarse con un filtro de
reconstrucción de salida activo o pasivo. Consulte la sección "DACs de audio" para obtener más información.
46 VOUT0 A_FUERA Salida DAC VOUT0. El voltaje de salida a escala completa es de 0,9 V RMS. Esta salida puede utilizarse con un filtro de
reconstrucción de salida activo o pasivo. Consulte la sección "DACs de audio" para obtener más información.
47 FILTRAR A_FUERA Pin de desacoplamiento del filtro ADC. Se debe conectar un condensador de 10 μF entre este pin y tierra. El material del
condensador no es crítico. El voltaje en este pin es de 1,5 V.

1 PWR = potencia/tierra, A_IN = entrada analógica, D_IN = entrada digital, A_OUT = salida analógica, D_IO = entrada/salida digital, D_IO/A_IO = entrada/salida digital o entrada/
salida analógica.

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ADAU1701 Ficha de datos

CARACTERÍSTICAS TÍPICAS DE RENDIMIENTO

0,20 0.10

fS = 48 kHz
0.08 fS = 48 kHz
0,15

0.06
0.10
0.04

0.05
0.02
GANANCIA

0 0
(dB)

GANANCIA
(dB)
–0.02
–0,05

–0.04
–0.10
–0.06

–0,15
–0,08

–0,20 –0.10

06412­010
06412­008
0 2 4 6 8 10 12 14 16 18 20 22 0 5 10 15 20

FRECUENCIA (kHz) FRECUENCIA (kHz)

Figura 8. Respuesta del filtro de banda de paso del ADC Figura 10. Respuesta del filtro de banda de paso del DAC

10 10

0 0 fS = 48 kHz
fS = 48 kHz
–10 –10

–20 –20

–30 –30

–40 –40

–50 –50
GANANCIA
GANANCIA

(dB)
(dB)

–60 –60

–70 –70

–80 –80

–90 –90

–100 –100

06412­011
06412­009

0 5 10 15 20 25 30 35 40 45 0 2 4 6 8 10 12 14 16 18 20
FRECUENCIA (kHz) FRECUENCIA (kHz)

Figura 9. Respuesta del filtro de banda de detención del ADC Figura 11. Respuesta del filtro de banda de detención del DAC

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Ficha de datos ADAU1701

DIAGRAMA DE BLOQUES DEL SISTEMA

3,3 V
100 nF

100 nF CIRCUITO
REGULADOR DE
3,3 V A 1,8 V
100 nF 100 nF

10 µF
+ 10µF+

IOVDD PVDD AVDD DVDD VDRIVE

18 kΩ
ADC0
Convertidor analógico­digital de audio
VOUT0
SEÑALES DE ENTRADA
18 kΩ
ADC1
VOUT1
FILTROS DE SALIDA DAC
18 kΩ
(ACTIVO O PASIVO)
ADC_RES
VOUT2

FILTRAR
+
VOUT3
10 µF 100 nF

FILTD
+
10 µF 100 nF
DE MÚLTIPLES FINES MP0
INTERFACES PIN
MP1

ADC DAC
MP2 ADAU1701
MP3
CENTÍMETRO

MP4 +
10 µF 100 nF
MP5

MP6

MP7

MP8

MP9

MP10 ADDR0
MP11

ADDR1/CDATA/WB

Memoria EEPROM,
3,3 V ABRAZADERA/WP
MICROCONTROLADOR,
Y/O AUTOARRANQUE
LÓGICA

475 Ω SDA/COUT

3,3 nF 56 nF
SCL/CCLK
PLL_LF

PLL_MODE0 AUTOARRANQUE
PLL
AJUSTES
PLL_MODE1

MCLKI

REINICIAR LÓGICA DE REINICIO

3 MHz a 25 MHz
22 pF
OSCO
RSVD
100 Ω AGND DGND PGND

22 pF
06412­012

Figura 12. Diagrama de bloques del sistema

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ADAU1701 Ficha de datos

TEORÍA DEL FUNCIONAMIENTO

El núcleo del ADAU1701 Es un DSP de 28 bits (56 bits con procesamiento El bucle cerrado (PLL) permite que el ADAU1701 Puede controlarse a
de doble precisión) optimizado para el procesamiento de audio. Las diferentes velocidades de reloj. El PLL acepta entradas de 64 × fS, 256 ×
RAM de programa y parámetros se pueden cargar con un flujo de señal fS, 384 × fS o 512 × fS para generar el reloj maestro interno del núcleo.
de procesamiento de audio personalizado, creado con el software de
programación gráfica SigmaStudio de Analog Devices, Inc. Los valores
El software SigmaStudio se utiliza para programar y controlar el
almacenados en la RAM de parámetros controlan bloques de procesamiento
SigmaDSP® a través del puerto de control. Además de diseñar y ajustar el
de señal individuales, como filtros de ecualización, procesadores de dinámica,
flujo de señal, las herramientas permiten configurar todos los registros del
retardos de audio y niveles del mezclador. Una función de carga segura
DSP y grabar un nuevo programa en la EEPROM externa.
permite actualizaciones de parámetros transparentes y evita clics en las señales de salida.
La interfaz gráfica de SigmaStudio permite a cualquier persona con
La RAM del programa, la RAM de parámetros y el contenido de los registros se conocimientos de procesamiento de audio digital o analógico diseñar
pueden guardar en una EEPROM externa, desde la cual se puede guardar el ADAU1701. fácilmente un flujo de señal DSP y adaptarlo a una aplicación de destino.
Puede arrancar automáticamente al iniciarse. En este modo autónomo, Además, proporciona suficiente flexibilidad y programabilidad para que un
los parámetros se pueden controlar mediante los pines multipropósito programador de DSP experimentado tenga un control exhaustivo del diseño.
integrados. El ADAU1701 Puede aceptar controles de interruptores, En SigmaStudio, el usuario puede conectar bloques gráficos (como filtros
potenciómetros, codificadores rotatorios y receptores IR. Parámetros biquad, procesadores de dinámica, mezcladores y retardos), compilar
como el volumen y el tono se pueden guardar en la EEPROM al apagar y el diseño y cargar los archivos de programa y parámetros en la memoria
recuperar al encender. del ADAU1701 a través del puerto de control. Procesamiento de señales
Los bloques disponibles en las bibliotecas proporcionadas incluyen
El ADAU1701 Puede funcionar con entradas y salidas digitales o analógicas, o una
combinación de ambas. El ADC estéreo y los cuatro DAC tienen una relación señal­ruido • Filtros biquad de precisión simple y doble
(SNR) de al menos +100 dB y una distorsión armónica total (THD + N) de al menos ­83 dB.
• Procesadores con detección de pico o rms para monocanal
Los puertos de entrada/salida de datos seriales flexibles de 8 canales permiten una conexión sin pegamento. y dinámica multicanal
Interconexión con diversos ADC, DAC, DSP de propósito general, • Mezcladores y divisores
receptores y transmisores S/PDIF y convertidores de frecuencia de • Generadores de tonos y ruidos
muestreo. Los puertos serie del ADAU1701 Se puede configurar en
• Ganancia fija y variable
I 2modos S, justificado a la izquierda, justificado a la derecha o
• Volumen
compatible con puerto serie TDM.
• Demora
Doce pines multipropósito (MP) permiten que el ADAU1701 recibir • Mejora del estéreo
Señales de control externas como entrada y para emitir indicadores o
• Refuerzo dinámico de graves
controles a otros dispositivos del sistema. Los pines MP pueden configurarse • Fuentes de ruido y tono
como E/S digitales, entradas al ADC auxiliar de 4 canales o puertos de E/S • Filtros FIR
de datos serie. Como entradas, pueden conectarse a botones, interruptores, etc.
• Detectores de nivel
Codificadores rotatorios, potenciómetros, receptores IR u otros circuitos
• Control y acondicionamiento de GPIO
externos para controlar el programa interno de procesamiento de señales.
Al configurarse como salidas, estos pines pueden utilizarse para controlar Siempre estamos desarrollando bloques de procesamiento adicionales.
LED, otros circuitos integrados o conectarse a otros circuitos externos de Analog Devices también ofrece algoritmos propios y de terceros para
una aplicación. aplicaciones como decodificación matricial, mejora de graves y

El ADAU1701 Cuenta con un sofisticado puerto de control que admite la virtualizadores de sonido envolvente. Contacte con Analog Devices

lectura y escritura completas de todas las ubicaciones de memoria. Los para obtener información sobre la licencia de estos algoritmos.

registros de control ofrecen un control total de la configuración y los El ADAU1701 Funciona con una fuente de alimentación digital de 1,8 V
modos serie del chip. El ADAU1701 se puede configurar para control y una analógica de 3,3 V. Un regulador de voltaje integrado permite operar
SPI o I2C , o puede iniciarse automáticamente desde una EEPROM el chip con una única fuente de 3,3 V. Está fabricado en un circuito
externa. integrado monolítico y encapsulado en un LQFP de 48 terminales

Se puede conectar un oscilador integrado a un cristal externo para generar para funcionar en un rango de temperatura de 0 °C a +70 °C.

el reloj maestro. Además, se puede usar un reloj maestro de fase.

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Ficha de datos ADAU1701

INICIALIZACIÓN Esta sección

detalla el procedimiento para configurar correctamente el ADAU1701. La siguiente La Tabla 11 enumera los tiempos típicos para iniciar el ADAU1701 Al entrar en

secuencia de cinco pasos proporciona una descripción general de cómo estado operativo, una aplicación asume un reloj I C de 400 kHz que carga un
inicializar el IC: programa completo, un conjunto de parámetros y todos los registros (aproximadamente

8,5 kB). En realidad, la mayoría de las aplicaciones no llenan la RAM y, por lo tanto, el
1. Aplique energía al ADAU1701.
2. Espere a que el PLL se bloquee. tiempo de arranque (columna 3 de la tabla 11) es menor.

3. Cargue el programa y los parámetros de SigmaDSP. CONFIGURACIÓN DE REGISTROS DE CONTROL

4. Configurar registros (incluidos pines multipropósito e interfaces digitales).
Los siguientes registros deben configurarse como se describe en esta sección para

inicializar el ADAU1701. Estos ajustes son los mínimos necesarios para

5. Desactive el silenciamiento predeterminado de los convertidores, borre los
operar el CI con una entrada/salida analógica de 48 kHz. Es posible que se deban
registros de datos e inicialice el registro de configuración del DAC (consulte la
configurar más registros según la aplicación. Consulte la sección RAM y registros
sección Configuración de registros de control para obtener configuraciones específicas).
para obtener más información.

Para probar únicamente el paso de audio analógico (ADC a DAC), omita los pasos

3 y 4 y utilice el programa interno predeterminado. Registro de control central del DSP (dirección 2076)

SECUENCIA DE ENCENDIDO El Establezca los bits [4:2] (ADM, DAM y CR) en 1 cada uno.

ADAU1701 Tiene una secuencia de encendido integrada que inicializa el Registro de configuración del DAC (dirección 2087)
contenido de todas las RAM internas al encenderse o al reiniciar el dispositivo. En el
Establezca Bits[0:1] (DS[1:0]) en 01.
flanco positivo del RESET, el contenido de la ROM de arranque del programa interno se

copia a la memoria RAM del programa interno, la RAM de parámetros se llena con
PROGRAMA/PARÁMETRO RECOMENDADO

valores (todos 0) de su ROM de arranque asociada y todos los registros se inicializan

PROCEDIMIENTO DE CARGA

a 0. El programa predeterminado de la ROM de arranque copia el audio de las entradas a Al escribir grandes cantidades de datos en la RAM de programa o de parámetros en
las salidas sin procesarlo (véase la Figura 13). En este programa, las entradas modo de escritura directa, se debe desactivar el núcleo del procesador para evitar

digitales serie 0 y 1 se emiten en DAC0 y DAC1, y las salidas digitales serie 0 y 1 que aparezcan ruidos desagradables en la salida de audio.
(ADC0 y ADC1) se emiten en DAC2 y DAC3. Las memorias de datos también se

ponen a cero al encender. No se deben escribir nuevos valores en el puerto de control

1. Configure los bits 3 y 4 (activo bajo) del registro de control principal a 1 para silenciar
hasta que se complete la inicialización.
los ADC y DAC. Esto inicia una rampa de bajada de volumen.

2. Establezca el bit 2 (activo bajo) del registro de control central en 1. Esto pone a cero

los acumuladores SigmaDSP, los registros de salida de datos y los registros de

entrada de datos.
Tabla 11. Tiempo de encendido
3. Llene la RAM del programa utilizando escrituras en modo ráfaga.
Programa Max/
Calor. 4. Llene la RAM de parámetros utilizando escrituras en modo ráfaga.
Parámetro/Registro
Entrada MCLKI Tiempo Tiempo de arranque (I2 C) Total 5. Desactive el bit 2 al bit 4 del registro de control central.

3,072 MHz (64 × fS) 85 ms 175 ms 260 ms

DAC0
11,289 MHz (256 × fS) 23 ms 175 ms 198 ms
12,288 MHz (256 × fS) 21 ms 175 ms 196 ms SDATA_IN0 Salida SDATA_0
18,432 MHz (384 × fS) 16 ms 175 ms 191 ms
DAC1
24,576 MHz (512 × fS) 11 ms 175 ms 186 ms

ADC0 DAC2

El tiempo de arranque del PLL dura 218 ciclos del reloj en el pin MCLKI. Este tiempo
06412­013

ADC1 DAC3
varía de 10,7 ms para un reloj de entrada de 24,576 MHz (512 × fS) a 85,3 ms para un

reloj de entrada de 3,072 MHz (64 × fS) y se mide desde el flanco ascendente de RESET. Figura 13. Flujo de señal del programa predeterminado

Tras el arranque del PLL, la duración del ADAU1701 El ciclo de arranque es de

MODOS DE REDUCCIÓN DE POTENCIA
aproximadamente 42 μs para un fS de 48 kHz. El usuario debe evitar escribir o leer desde
Secciones de la ADAU1701 El chip se puede activar y desactivar según sea
el ADAU1701. Durante este tiempo de arranque. Para una entrada MCLK de 12,288 MHz,
necesario para reducir el consumo de energía. Estos incluyen los ADC, los DAC y la
la secuencia de inicialización completa (inicio del PLL más ciclo de arranque) es de
referencia de voltaje.
aproximadamente 21 ms. Al salir del reinicio, el modo de reloj se establece

inmediatamente mediante los pines PLL_MODE0 y PLL_MODE1. El reinicio se Las secciones analógicas individuales se pueden desactivar escribiendo en el ADC
sincroniza con el flanco descendente del reloj interno. auxiliar y el registro de control de potencia. Por defecto, los ADC, DAC y la referencia
están habilitados (todos los bits a 0). Cada uno de ellos se puede desactivar escribiendo

un 1 en los bits correspondientes.

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ADAU1701 Ficha de datos

En este registro. El modo de apagado del ADC apaga ambos ADC, y cada DAC Si el oscilador no se utiliza en el diseño, se puede apagar para ahorrar energía.
puede apagarse individualmente. El ahorro de corriente es de aproximadamente Esto se puede hacer si ya hay un reloj maestro en el sistema. Por defecto, el
15 mA cuando los ADC están apagados y de aproximadamente 4 mA por cada oscilador está encendido. Se apaga cuando se escribe un 1 en el bit OPD del
DAC apagado. registro de apagado del oscilador (véase la Tabla 59).
La referencia de voltaje, que se suministra tanto a los ADC como a los DAC,
solo debe desactivarse si todos los ADC y DAC están desactivados. La
AJUSTE DEL RELOJ MAESTRO/MODO PLL
desactivación de la referencia se realiza activando los bits 6 y 7 del registro
La entrada MCLKI de las fuentes ADAU1701 Un PLL, que genera el reloj central
de control.
de 50 MIPS de SigmaDSP. En funcionamiento normal, la entrada a MCLKI
USO DEL OSCILADOR debe ser una de las siguientes: 64 × fS, 256 × fS, 384 × fS o 512 × fS, donde fS
El ADAU1701can Utiliza un oscilador integrado para generar su reloj maestro. es la frecuencia de muestreo de entrada. El modo se configura en PLL_MODE0
El oscilador está diseñado para funcionar con una frecuencia de 256 × fS. y PLL_MODE1, como se describe en
Reloj maestro, que es de 12,288 MHz para un fS de 48 kHz y de 11,2896 Tabla 12. Si el ADAU1701 está configurado para recibir señales de doble
MHz para un fS de 44,1 kHz. El cristal del circuito oscilador debe ser un velocidad (al reducir el número de pasos de programa por muestra en un factor de
resonador paralelo de corte AT que opere a su frecuencia fundamental. La Figura 2 utilizando el registro de control central), la frecuencia del reloj maestro
14 muestra el circuito externo recomendado para un funcionamiento correcto. Debe ser 32 × fS, 128 × fS, 192 × fS o 256 × fS. Si el ADAU1701

Está configurado para recibir señales de frecuencia cuádruple (reduciendo

ADAU1701 el número de pasos de programa por muestra por un factor de 4 usando
C1 100 Ω
OSCO el registro de control central), la frecuencia del reloj maestro debe ser de 16 ×
fS, 64 × fS, 96 × fS o 128 × fS. Al encenderse, debe haber una señal de
C2 reloj en el pin MCLKI para que el ADAU1701 pueda... completar
MCLKI su rutina de inicialización.
06412­014

Figura 14. Circuito oscilador de cristal Tabla 12. Modos PLL

La resistencia de amortiguamiento de 100 Ω del OSCO proporciona al Entrada MCLKI PLL_MODE0 PLL_MODE1

oscilador una oscilación de tensión de aproximadamente 2,2 V. La capacitancia 64 × fS 0 0

de derivación del cristal debe ser de 7 pF. Su capacitancia de carga debe ser de 256 × fS 0 1

aproximadamente 18 pF, aunque el circuito admite valores de hasta 25 pF. Los 384 × fS 1 0

valores necesarios de los condensadores de carga C1 y C2 se pueden calcular a 512 × fS 1 1

partir de la capacitancia de carga del cristal de la siguiente manera:

El modo de reloj no se debe cambiar sin reiniciar también el ADAU1701. Si se
C1 C2 × cambia el modo durante el funcionamiento, las señales de salida pueden
doYo = + Cstray
C1 +
C2 emitir un clic o un chasquido. El estado de los pines PLL_MODEx debe
cambiarse mientras RESET se mantiene bajo.
donde Cstray es la capacitancia parásita en el circuito y generalmente se supone
que es aproximadamente entre 2 pF y 5 pF. El filtro de bucle PLL debe conectarse al pin PLL_LF. Este filtro, que se muestra en

OSCO no debe utilizarse para conectar directamente la señal del cristal a otro la Figura 15, incluye tres componentes pasivos:

circuito integrado (CI). Esta señal es una onda sinusoidal analógica y no es Dos condensadores y una resistencia. Los valores de estos componentes no

adecuado para una entrada digital. Existen dos opciones para usar el ADAU1701. necesitan ser exactos; la tolerancia puede ser de hasta un 10 % para la resistencia

Para proporcionar un reloj maestro a otros circuitos integrados del sistema. El y de hasta un 20 % para los condensadores. La señal de 3,3 V que se muestra en

primer método, y menos recomendado, consiste en usar un búfer digital de entrada La figura 15 se puede conectar a la fuente de alimentación AVDD del chip.
3,3 V
de alta impedancia en la señal OSCO. Si se hace esto, minimice la longitud de la
pista hasta la entrada del búfer. El segundo método consiste en usar un reloj del
475 Ω
puerto de salida serie. El pin MP11 puede...
3,3 nF 56 nF
se puede configurar como un reloj de salida (maestro) dividido desde el interno
Reloj central. Si este pin está configurado en modo de puerto de salida serie
(OUTPUT_BCLK) en el registro de configuración de pines multipropósito (2081) y el ADAU1701
06412­015

puerto está configurado como maestro en el registro de control de salida serie (2078), PLL_LF

La frecuencia de salida deseada también se puede configurar en el registro de Figura 15. Filtro de bucle PLL

control de salida serial con Bits[OBF<1:0>] (ver Tabla 48).

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Ficha de datos ADAU1701

REGULADOR DE VOLTAJE Al elegir un regulador se deben tener en cuenta dos especificaciones

Transistor: El factor de amplificación de corriente del transistor (hFE o
El voltaje digital del ADAU1701 Debe configurarse a 1,8 V. El chip incluye
beta) debe ser al menos 100, y el colector del transistor debe ser capaz
un regulador de voltaje integrado que permite su uso en sistemas sin
de disipar el calor generado al regular de 3,3 V a 1,8 V. La corriente
una fuente de alimentación de 1,8 V, pero con una de 3,3 V. Los únicos
digital máxima extraída del ADAU1701 Es de 60 mA. La ecuación para
componentes externos necesarios en estos casos son un transistor PNP,
una resistencia y algunos condensadores de derivación. Solo se necesita determinar la disipación mínima de potencia del transistor es la siguiente:

un pin, VDRIVE, para el regulador.

(3,3 V ­ 1,8 V) × 60 mA = 90 mW

El diseño recomendado para el regulador de voltaje se muestra en la Hay muchos transistores, como el FZT953 de Zetex Semiconductors,
Figura 16. Los condensadores de 10 µF y 100 nF que se muestran en con estas especificaciones disponibles en pequeños paquetes SOT­23
esta configuración se recomiendan para la derivación, pero no son o SOT­223.
necesarios para el funcionamiento. Cada pin DVDD debe tener su propio 3,3 V
10 µF
condensador de derivación de 100 nF, pero solo se necesita un
+
condensador de volumen (de 10 µF a 47 µF) para ambos pines DVDD.
1 kΩ
Con esta configuración, la tensión principal del sistema es de 3,3 100 nF

V; se generan 1,8 V en el colector del transistor, que está conectado a los pines DVDD.
VDRIVE se conecta a la base del transistor PNP. Si el diseño no incluye ADAU1701

06412­016
regulador, VDRIVE puede conectarse a tierra. DVD VDRIVE

Figura 16. Configuración del regulador de voltaje

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ADAU1701 Ficha de datos

Convertidores analógico­digitales de audio

El ADAU1701 Tiene dos ADC Σ­Δ. La relación señal­ruido (SNR) de los ADC es de 100 dB y Los valores de las resistencias (internas más externas) en serie con los pines ADC0 y ADC1 se

la distorsión armónica total (THD + N) es de −83 dB. pueden calcular de la siguiente manera:

Los ADC de audio estéreo son entrada de corriente; por lo tanto, se requiere una resistencia 48.000
R = (voltaje de entrada rms) )×10 kΩ×
Entrada
de voltaje a corriente en las entradas. Esto significa que el nivel de voltaje de las señales Total f S _NUEVO

de entrada al sistema se puede ajustar a cualquier nivel; solo es necesario escalar las
La Tabla 13 enumera los valores de resistencias externas y totales para los comunes.
resistencias de entrada para proporcionar la entrada de corriente completa adecuada. Los
Niveles de entrada de señal a una frecuencia de muestreo de 48 kHz. En la tabla se muestra
pines de entrada ADC0 y ADC1, así como ADC_RES, cuentan con una resistencia interna de 2
un voltaje de entrada RMS de escala completa de 0,9 V, ya que una señal de escala completa
kΩ para protección ESD. El voltaje visto directamente en los pines de entrada del ADC es
a este nivel de entrada equivale a una salida de escala completa en los DAC.
el modo común de 1,5 V.

Tabla 13. Valores de resistencia de entrada del ADC

La resistencia externa conectada a ADC_RES establece la entrada de corriente de escala Total ADC0/ADC1
completa de los ADC. El rango completo de las entradas del ADC es de 100 µA rms con una
A escala real ADC0/ADC1 Resistencia de entrada
Entrada RMS ADC_RES Resistor (Externo +
resistencia externa de 18 kΩ en ADC_RES (20 kΩ en total, ya que está en serie con la interna
Voltaje (V) Valor (kΩ) Valor (kΩ) Interno) (kΩ)
de 2 kΩ). La única razón para cambiar la resistencia de ADC_RES es si se utiliza una
0.9 18 7 9
frecuencia de muestreo distinta a 48 kHz.
1.0 18 8 10
2.0 18 18 20
Las resistencias de tensión­corriente conectadas a ADC0/ADC1 establecen la entrada de
La Figura 17 muestra una configuración típica de las entradas del ADC para una señal de
tensión de escala completa de los ADC. Con una entrada de corriente de escala completa de
entrada de 2,0 V rms con una frecuencia de respuesta de 48 kHz. Los condensadores de 47 μF
100 µA rms, una señal de 2,0 V rms con una resistencia externa de 18 kΩ (en serie con la
se utilizan para acoplar las señales en CA, de modo que las entradas estén polarizadas a 1,5 V.
resistencia interna de 2 kΩ) genera una entrada que utiliza todo el rango del ADC. La
ADAU1701
adaptación de estas resistencias a la resistencia ADC_RES es fundamental para el
47 µF 18 kΩ
funcionamiento de los ADC. Para estas tres resistencias, se recomienda una tolerancia del 1 %. ADC0

47 µF 18 kΩ
Los pines de entrada ADC0 y/o ADC1 se pueden dejar desconectados si ese ADC1

canal del ADC no se utiliza.

Estos cálculos de valores de resistencia asumen una frecuencia de muestreo de 48 kHz. 18 kΩ

06412­017
Las resistencias de entrada y de ajuste de corriente recomendadas escalan linealmente ADC_RES

con la frecuencia de muestreo, ya que los ADC tienen una entrada de condensador Figura 17. Configuración de entrada del ADC de audio

conmutado. El valor total (2 kΩ de resistencia interna más externa) de la resistencia

ADC_RES con una frecuencia de muestreo fS_NEW se puede calcular de la siguiente

manera:

48.000
R total = 20 kΩ×
FS _NUEVO

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Ficha de datos ADAU1701

DAC de AUDIO
El ADAU1701 Incluye cuatro DAC Σ­Δ. La relación señal­ruido (SNR) del DAC es de muestra un filtro paso bajo activo de triple polo que proporciona una caída más
104 dB y la distorsión armónica total (THD + N) es de −90 dB. La salida a escala pronunciada y una mejor atenuación de la banda de parada que el filtro pasivo.
completa de los DAC es de 0,9 V rms (2,5 V pp). En esta configuración, los pines V+ y V− del AD8606 Los amplificadores
operacionales se configuran en AVDD y tierra, respectivamente.
Los DAC tienen una configuración inversora. Si no se desea una inversión de
señal de entrada a salida, se puede revertir utilizando una configuración Para inicializar correctamente los DAC, los bits DS[1:0] en el registro de
inversora para el filtro de salida o simplemente invirtiendo la señal en el flujo configuración del DAC (dirección 2087) deben establecerse en 01.
del programa SigmaDSP. 47 µF 560 Ω
DAC_SALIDA FILTRO DE SALIDA

+
Las salidas del DAC se pueden filtrar con un filtro de reconstrucción activo
5,6 nF
o pasivo. Un filtro unipolar pasivo de paso bajo con una frecuencia de corte

06412­018
de 50 kHz, como se muestra en la Figura 18, es suficiente para filtrar el ruido
fuera de banda del DAC, aunque un filtro activo puede ofrecer un mejor Figura 18. Filtro de salida DAC pasivo

rendimiento de audio. Figura 19

C8

470 pF
4,75 kΩ 4,75 kΩ
DAC_SALIDA 47 µF 604 Ω
150 pF FILTRO DE SALIDA

+
3,3 nF 49,9 kΩ
AD8606

06412­019
Figura 19. Filtro de salida DAC activo

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ADAU1701 Ficha de datos

PUERTOS DE CONTROL
Exceder el rango de direccionamiento de un solo byte. Todos los bytes
El ADAU1701 Puede funcionar en uno de tres modos de control:
subsiguientes (a partir del byte 3) contienen datos, como los del puerto de control.
• I 2Control C
Datos de programa o datos de parámetros. El número de bytes por
• Control SPI
palabra depende del tipo de datos que se escriben. Los formatos
• Arranque automático (sin controlador externo) exactos para cada tipo de escritura se muestran en las Tablas 21 a 30.

El ADAU1701 tiene Un puerto de control SPI de 4 cables y un puerto de La ADAU1701 Cuenta con varios mecanismos para actualizar
I 2control de bus C de 2 cables. Cada uno permite configurar las los parámetros de procesamiento de señales en tiempo real
memorias RAM y los registros. Cuando el pin SELFBOOT está bajo al sin causar chasquidos ni clics. Si es necesario descargar grandes
encenderse, el componente pasa al modo I C por defecto, pero se bloques de datos, se puede detener la salida del núcleo DSP
puede activar el modo de control SPI bajando el pin CLATCH/WP tres (mediante el bit CR en el registro de control del núcleo DSP
veces. Cuando el pin SELFBOOT está alto al encenderse, el (dirección 2076)), cargar nuevos datos y reiniciar el dispositivo.
ADAU1701 carga su programa, parámetros y configuraciones de Esto suele hacerse durante la secuencia de arranque o al cargar
registro desde una EEPROM externa al iniciarse. un nuevo programa en la RAM. En los casos en que solo se
necesiten modificar algunos parámetros, se pueden cargar sin
El puerto de control permite operaciones de lectura y escritura completas
detener el programa. Para evitar efectos secundarios indeseados al
para toda la memoria direccionable y los registros. La mayoría de los
cargar parámetros sobre la marcha, SigmaDSP proporciona los registros de carga s
parámetros de procesamiento de señales se controlan escribiendo nuevos
Se puede usar para almacenar en búfer un conjunto completo de
valores en la RAM de parámetros mediante el puerto de control. Otras funciones,
parámetros (por ejemplo, los cinco coeficientes de un biquad) y luego
como el silenciamiento y el control del modo de entrada/salida, se programan
transferirlos al programa activo dentro de una trama de audio. El modo
escribiendo en los registros.
de carga segura utiliza lógica interna para evitar la contención entre
Se puede acceder a todas las direcciones en modo de dirección única el núcleo del DSP y el puerto de control.
o en modo ráfaga. El primer byte (byte 0) de una escritura en el
Los pines del puerto de control son multifuncionales, según
puerto de control contiene la dirección del chip de 7 bits más el bit de
el modo de funcionamiento del componente. La Tabla 14
lectura/escritura. Los dos bytes siguientes (byte 1 y byte 2) forman la
detalla estas funciones.
subdirección de la memoria o la ubicación del registro dentro del
ADAU1701. Esta subdirección debe tener dos bytes porque las
ubicaciones de memoria dentro del ADAU1701 son directamente direccionables y sus tamaños
Tabla 14. Pines del puerto de control y funciones del pin SELFBOOT
Alfiler Modo I2C Modo SPI Arranque automático

SCL/CCLK SCL—entrada CCLK—entrada SCL—salida

SDA/COUT SDA—salida de colector abierto COUT—salida SDA—salida de colector abierto
ADDR1/CDATA/WB ADDR1—entrada CDATA—entrada WB—disparador de escritura diferida

ABRAZADERA/WP Entrada no utilizada: conexión a tierra o IOVDD CLATCH: entrada WP—EEPROM protegida contra escritura, salida de colector abierto
ADDR0 ADDR0—entrada ADDR0—entrada Entrada no utilizada: conexión a tierra o IOVDD

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Ficha de datos ADAU1701

I2 PUERTO C Direccionamiento

El ADAU1701 admite un bus de microprocesador serie de 2 Inicialmente, cada dispositivo en el bus I2C se encuentra en un estado inactivo de monitoreo.
cables ( compatible con I C) que controla múltiples periféricos. las líneas SDA y SCL para una condición de inicio y la dirección adecuada.
Dos pines, datos serie (SDA) y reloj serie (SCL), transmiten El maestro I2 C inicia una transferencia de datos estableciendo un inicio
información entre el ADAU1701 y... El controlador maestro del sistema I2 C. En Condición, definida por una transición de alto a bajo en SDA mientras
I 2 Modo C, el ADAU1701 siempre es un esclavo en el autobús, lo que significa
SCL permanece en alto. Esto indica que sigue un flujo de dirección/datos.
No puede iniciar una transferencia de datos. Cada dispositivo esclavo se Todos los dispositivos del bus responden a la condición de inicio y
reconoce por una dirección única. El formato de bytes de la dirección se desplazan los siguientes ocho bits (la dirección de 7 bits más el bit de lectura/escritura).
muestra en la Tabla 15. El ADAU1701 Las direcciones esclavas se configuran
Primero el bit más significativo (MSB). El dispositivo que reconoce la
con los pines ADDR0 y ADDR1. La dirección reside en los primeros siete dirección transmitida responde bajando la línea de datos durante el
I 2 bits de la escritura C. El bit menos significativo (LSB) de este byte
noveno pulso de reloj. Este noveno bit se conoce como bit de reconocimiento.
define una operación de lectura o escritura. El nivel lógico 1 corresponde Todos los demás dispositivos se retiran del bus en este punto y vuelven
a una operación de lectura y el nivel lógico 0 a una operación de escritura. al estado de reposo. El bit de lectura/escritura determina la dirección
Los bits 5 y 6 de la dirección se configuran conectando los pines
de los datos. Un 0 lógico en el bit menos significativo (LSB) del primer
ADDRx del ADAU1701. al nivel lógico 0 o al nivel lógico 1. Las direcciones
byte significa que el maestro escribe información en el periférico, mientras
de bytes completas, incluidas las configuraciones de pines y los bits de lectura/ que un 1 lógico significa que el maestro lee información del periférico
escritura (R/W), se muestran en la Tabla 16.
después de escribir la subdirección y repetir la dirección de inicio. La
El direccionamiento en modo ráfaga, donde las subdirecciones se transferencia de datos continúa hasta que se alcanza una condición de
incrementan automáticamente en los límites de palabra, permite escribir parada. Una condición de parada ocurre cuando SDA pasa de bajo a alto
grandes cantidades de datos en ubicaciones de memoria contiguas. Este mientras SCL se mantiene alto. La Figura 20 muestra la temporización
incremento se produce automáticamente tras la escritura de una sola de una escritura I C y la Figura 21 muestra una lectura I C.
palabra, a menos que se produzca una condición de parada. Los registros y Las condiciones de parada e inicio se pueden detectar en cualquier etapa de la
las memorias RAM del ADAU1701 El rango de ancho es de uno a cinco transferencia de datos. Si estas condiciones se activan fuera de secuencia con
bytes, por lo que la función de incremento automático conoce la asignación las operaciones normales de lectura y escritura, el ADAU1701... inmediatamente
entre subdirecciones y la longitud de palabra del registro de destino (o ubicación de memoria).
Salta a la condición de inactividad. Durante un período de SCL alto,
Una transferencia de datos siempre finaliza mediante una condición de detención. el usuario solo debe emitir una condición de inicio, una condición de
Tanto SDA como SCL deben tener resistencias pull­up de 2,2 kΩ en parada o una sola condición de parada seguida de una sola condición
las líneas conectadas. El voltaje en estas líneas de señal no debe ser de inicio. Si el usuario emite una subdirección no válida, el ADAU1701...
superior a 10 V (3,3 V). No emite confirmación y vuelve al estado inactivo. Si el usuario
excede la subdirección más alta en modo de incremento automático,
Tabla 15. ADAU1701 Formato de bytes de dirección I2 C se realiza una de dos acciones. En modo de lectura, el ADAU1701
Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7
Emite el contenido del registro de subdirección más alto hasta que el
0 1 1 0 1 ADDR1 ADDR0 R/W dispositivo maestro emite un aviso de no reconocimiento, lo que indica el
final de la lectura. Una condición de no reconocimiento se produce
Tabla 16. ADAU1701 Direcciones I2 C
cuando la línea SDA no se baja en el noveno pulso de reloj de SCL. Por
ADDR1 ADDR0 R/W Dirección de esclavo
otro lado, si se alcanza la ubicación de subdirección más alta en modo
0 0 0 0x68
escritura, los datos del byte inválido no se cargan en ningún registro de
0 0 1 0x69
subdirección; el ADAU1701 emite un aviso de no reconocimiento . y la
0 1 0 0x6A pieza vuelve a la condición inactiva.
0 1 1 0x6B
1 0 0 0x6C
1 0 1 0x6D
1 1 0 0x6E
1 1 1 0x6F

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ADAU1701 Ficha de datos

SCL

Dirección
Adventista del Séptimo Día 0 110 1 0 R/W
CELÚLA

RECIBIRSE POR RECIBIRSE POR

COMENZAR POR
MAESTRO ADAU1701 ADAU1701
CUADRO 1 CUADRO 2
BYTE DE DIRECCIÓN DEL CHIP BYTE DE SUBDIRECCIÓN 1

SCL
(CONTINUADO)

Adventista del Séptimo Día

(CONTINUADO)
RECIBIRSE POR RECIBIRSE POR DETENERSE
ADAU1701 ADAU1701 MAESTRO

06412­020
CUADRO 3 CUADRO 4
BYTE DE SUBDIRECCIÓN 2 BYTE DE DATOS 1

Figura 20. I2 C escribe en ADAU1701 Cronometraje

SCL

Dirección
Adventista del Séptimo Día 0 11 1 0 0 R/W
CELÚLA

RECIBIRSE POR RECIBIRSE POR

COMENZAR POR
MAESTRO ADAU1701 ADAU1701
CUADRO 1 CUADRO 2
BYTE DE DIRECCIÓN DEL CHIP BYTE DE SUBDIRECCIÓN 1

SCL
(CONTINUADO)

Adventista del Séptimo Día

ADR
R/W
(CONTINUADO) CELÚLA

RECIBIRSE POR REPETIDO RECIBIRSE POR

ADAU1701 COMIENZA POR MAESTRO ADAU1701

CUADRO 3 CUADRO 4
BYTE DE SUBDIRECCIÓN 2 BYTE DE DIRECCIÓN DEL CHIP

SCL
(CONTINUADO)

Adventista del Séptimo Día

(CONTINUADO)
RECIBIRSE POR RECIBIRSE POR DETENERSE
MAESTRO MAESTRO MAESTRO

06412­021
CUADRO 5 CUADRO 6
LEER DATOS BYTE 1 LEER DATOS BYTE 2

Figura 21. Lectura de I2 C de ADAU1701 Cronometraje

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Ficha de datos ADAU1701

I2 Operaciones de lectura y escritura en C Maestro. El maestro responde entonces cada noveno pulso con
un pulso de reconocimiento al ADAU1701.
La figura 22 muestra el tiempo de una operación de escritura de una sola palabra.

Cada noveno reloj, el ADAU1701 emite un reconocimiento al bajar SDA. La Figura 25 muestra la temporización de una secuencia de lectura en modo ráfaga. Esta

figura muestra un ejemplo donde los registros de lectura de destino son de dos bytes. El

ADAU1701 Incrementa su subdirección cada dos bytes porque la subdirección solicitada

La figura 23 muestra la sincronización de una secuencia de escritura en modo ráfaga.
corresponde a un registro o área de memoria con longitudes de palabra de dos bytes.
Esta figura muestra un ejemplo donde los registros de destino son de dos bytes. El
Otras direcciones pueden tener longitudes de palabra de uno a cinco bytes. El ADAU1701
ADAU1701 sabe incrementar su registro de subdirección cada dos bytes porque la
Siempre decodifica la subdirección y la configura automáticamente.
subdirección solicitada corresponde a un registro o área de memoria con una longitud

de palabra de 2 bytes.
circuito de incremento de manera que la dirección se incremente después de la

número apropiado de bytes.

La temporización de una operación de lectura de una sola palabra se muestra
Las figuras 22 a 25 utilizan las siguientes abreviaturas: S = bit de
en la Figura 24. Observe que el primer bit de lectura/escritura es 0, lo que indica una
inicio P = bit
operación de escritura. Esto se debe a que aún es necesario escribir la subdirección
de parada
para configurar la dirección interna. Después de que el ADAU1701
AM = reconocimiento por el maestro
confirma la recepción de la subdirección, el maestro debe emitir un comando de
AS = reconocimiento por el esclavo
inicio repetido seguido del byte de dirección del chip con el bit de lectura/escritura

establecido en 1 (lectura). Esto hace que el ADAU1701 SDA dará marcha atrás y

comenzará a enviar datos de regreso a la

DIRECCIÓN DEL CHIP, SUBDIRECCIÓN SUBDIRECCIÓN

06412­022
S COMO COMO COMO BYTE DE DATOS 1 COMO BYTE DE DATOS 2 COMO BYTE DE DATOS NP
R/E = 0 ALTO BAJO

Figura 22. Formato de escritura C I2 de una sola palabra

DATOS­ DATOS­ DATOS­ DATOS­

DIRECCIÓN DEL CHIP, SUBDIRECCIÓN SUBDIRECCIÓN

06412­023
S COMO COMO COMO PALABRA 1, COMO PALABRA 1, COMO PALABRA 2, COMO PALABRA 2, COMO PAG

R/E = 0 ALTO BAJO

BYTE 1 BYTE 2 BYTE 1 BYTE 2

Figura 23. Formato de escritura I2 C en modo ráfaga

DIRECCIÓN DEL CHIP, SUBDIRECCIÓN SUBDIRECCIÓN DIRECCIÓN DEL CHIP, DATOS DATOS DATOS

06412­024
S COMO COMO COMO S COMO SOY SOY PAG

R/E = 0 ALTO BAJO R/E = 1 BYTE 1 BYTE 2 CAMBIO N

Figura 24. Formato de lectura de una sola palabra I2 C

DATOS­ DATOS­
DIRECCIÓN DEL CHIP, SUBDIRECCIÓN SUBDIRECCIÓN DIRECCIÓN DEL CHIP,

06412­025
S COMO COMO COMO S COMO PALABRA 1, SOY PALABRA 1, SOY PAG

R/E = 0 ALTO BAJO R/E = 1

BYTE 1 BYTE 2

Figura 25. Formato de lectura I2 C en modo ráfaga

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ADAU1701 Ficha de datos

PUERTO SPI
Tabla 17. ADAU1701 Formato de bytes de dirección SPI
De forma predeterminada, el ADAU1701 Está en modo I C , pero puede Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7
activarse en modo de control SPI bajando CLATCH/WP tres veces. El puerto SPI 0 0 0 0 0 0 ADDR0 R/W
utiliza una interfaz de 4 hilos, compuesta por las señales CLATCH, CCLK,
Subdirección
CDATA y COUT, y siempre es un puerto esclavo. La señal CLATCH debe
bajar al inicio de una transacción. La palabra de subdirección de 12 bits se decodifica en una ubicación de una de las

y alto al final de una transacción. La señal CCLK retiene CDATA durante una memorias o registros. Esta subdirección corresponde a la ubicación o registro
transición de bajo a alto. Los datos COUT se desplazan fuera del ADAU1701. correspondiente de la RAM. Los bits más significativos (MSB) de la subdirección
En el flanco descendente de CCLK, debe sincronizase con un dispositivo receptor, se rellenan con ceros para que la palabra alcance una longitud total de 2 bytes.
como un microcontrolador, en el flanco ascendente de CCLK. La señal CDATA Bytes de datos
transporta los datos de entrada en serie, y la señal COUT, los datos de salida
El número de bytes de datos varía según el registro o la memoria a la que se
en serie. La señal COUT permanece en tres estados hasta que se solicita una
accede. Durante una escritura en modo ráfaga, se escribe una subdirección
operación de lectura.
inicial, seguida de una secuencia continua de datos para ubicaciones consecutivas
Esto permite que otros periféricos compatibles con SPI compartan la misma
línea de lectura. Todas las transacciones SPI tienen el mismo formato básico, de memoria/registro. El formato de datos detallado para la operación en modo
continuo se muestra en las Tablas 22 y 24 de la sección "Formatos de datos de
que se muestra en la Tabla 18. La Figura 3 muestra un diagrama de tiempos.
lectura/escritura".
Todos los datos deben escribirse primero con el MSB. El ADAU1701 No se
puede salir del modo SPI sin un reinicio completo. En la Figura 26 se muestra un diagrama de tiempo de muestra para una operación
SPI de escritura única en la RAM de parámetros. En la Figura 27 se muestra un
Dirección de chip R/W
diagrama de tiempo de muestra para una operación SPI de lectura única. El pin
El primer byte de una transacción SPI incluye la dirección del chip de 7 bits y un COUT pasa de tres estados a ser activado al comienzo del Byte 3. En este
bit de lectura/escritura. La dirección del chip se establece mediante el pin ADDR0. ejemplo, los Bytes 0 a 2 contienen las direcciones y el bit R/W y los bytes
Esto permite dos ADAU1701. Para compartir una señal CLATCH y, aun así, operar subsiguientes llevan los datos.
de forma independiente. Cuando ADDR0 es baja, la dirección del chip es
0000000; cuando es alta, la dirección es 0000001 (véase la Tabla 17). El LSB de
este primer byte determina si la transacción SPI es de lectura (Nivel Lógico 1)
o de escritura (Nivel Lógico 0).

Tabla 18. Formato genérico de palabra de control

Byte 0 byte 1 Byte 2 Datos del Byte 41

chip_adr[6:0], lectura/escritura 0000, subdirección[11:8] subdirección[7:0] byte 3 datos

1 Continúa hasta el final de los datos.

CLATCH

CCLK

Datos CD
06412­026

BYTE 0 BYTE 1 BYTE 2 BYTE 3

Figura 26. Escritura SPI en ADAU1701 Sincronización (modo de escritura única)

CLATCH

CCLK

Datos CD BYTE 0 BYTE 1 BYTE 2

ALTA Z ALTA Z
06412­027

Corte DATOS DATOS

Figura 27. Lectura SPI de ADAU1701 Sincronización (modo de lectura única)

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Ficha de datos ADAU1701

ARRANQUE AUTOMÁTICO Formato EEPROM

Al encenderse, el ADAU1701 Puede cargar un programa y un conjunto de Los datos de la EEPROM contienen una secuencia de mensajes. Cada
parámetros que se hayan guardado en una EEPROM externa. mensaje discreto pertenece a uno de los siete tipos definidos en la Tabla 19 y

Combinado con el ADC auxiliar y los pines multipropósito, esto elimina la consiste en una secuencia de uno o más bytes. El primer byte identifica el tipo

necesidad de un microcontrolador en el sistema. El autoarranque lo realiza el de mensaje. Los bytes se escriben primero con el bit más significativo (MSB).

ADAU1701. Actúa como maestro en el bus I C durante el arranque, lo que La mayoría de los mensajes son de tipo escritura en bloque (0x01), que se
ocurre cuando el pin SELFBOOT está en alto. El ADAU1701 No se puede utilizan para escribir en el ADAU1701. RAM de programa, RAM de parámetros

iniciar automáticamente en modo SPI. y registros de control.

El tamaño máximo necesario de la EEPROM para programa y El cuerpo del mensaje, después del tipo de mensaje, debe comenzar con un

parámetros es de 9248 bytes, o algo más de 8,5 kB. Esto no incluye la byte 0x00; esta es la dirección del chip. Al igual que con todas las demás

configuración de los registros ni los bytes de sobrecarga, pero estos factores transacciones del puerto de control, después de la dirección del chip hay un

no añaden una cantidad significativa de bytes. Esta cantidad de memoria campo de dirección de registro/memoria de 2 bytes.

solo es necesaria si la RAM de programa (1024 × cinco bytes), la RAM de La Figura 28 muestra un ejemplo de lo que debe almacenarse en la
parámetros (1024 × cuatro bytes) y los registros de interfaz (8 × cuatro bytes) EEPROM, comenzando con la dirección 0. En este ejemplo, los registros de
están completamente llenos. La mayoría de las aplicaciones no utilizan la interfaz se configuran primero en el modo de escritura del puerto de control
RAM de programa y parámetros completa, por lo que una EEPROM de 8 kB debería ser suficiente.
(línea 1), seguido de 18 bytes sin operación (líneas 2 a 4) para que los

Se activa una operación de arranque automático en el flanco ascendente de RESET datos del registro de interfaz aparezcan en la página 2 de la EEPROM. A

Cuando los pines SELFBOOT y WP están en alto, el ADAU1701 continuación, se incluye el encabezado de escritura (línea 4) y 32 bytes de

lee El programa, los parámetros y la configuración de los registros de la datos del registro de interfaz (líneas 5 a 8).

EEPROM. Después del ADAU1701 termina el autoarranque, se pueden Finalmente, los datos de la RAM del programa, comenzando en ADAU1701

enviar mensajes adicionales al ADAU1701 En el bus I C , aunque esto no Se escribe la dirección 0x04 0x00 (líneas 9 a 11). En este ejemplo, la

suele ser necesario en una aplicación de arranque automático. La longitud del programa es de 70 palabras o 350 bytes, por lo que se incluyen

dirección del dispositivo I C es 0x68 para escritura y 0x69 para lectura en 332 bytes adicionales en la EEPROM, pero no se muestran en la Figura 28.

este modo. Los pines ADDRx tienen funciones diferentes cuando el Escritura diferida
chip está en este modo, por lo que se pueden ignorar sus configuraciones.
Se produce una escritura diferida cuando se activa el pin WB y se
escriben datos en la EEPROM desde el ADAU1701. Esta función se
El ADAU1701 No se autoarranca si el WP está en bajo. Mantener este pin utiliza normalmente para guardar la configuración de volumen y otros
en bajo permite programar la EEPROM en el circuito. parámetros en la EEPROM justo antes de desconectar el sistema. Un
El pin WP se baja (normalmente tiene una resistencia de pull­up) para habilitar flanco ascendente en el pin WB activa una reescritura cuando el
escrituras en la EEPROM, pero esto a su vez deshabilita la función de arranque dispositivo está en modo de autoarranque, a menos que la secuencia de
automático hasta que el pin WP vuelva a estar alto. mensajes de autoarranque contenga un mensaje para configurar la WB

El ADAU1701 Es un maestro en el bus I C durante el autoarranque y la en el flanco descendente (0x05). Solo se realiza una reescritura, a

reescritura. Aunque es poco común que una aplicación que utiliza menos que la secuencia de mensajes de autoarranque contenga un
autoarranque también tenga un microcontrolador conectado a las líneas mensaje para configurar múltiples reescrituras (0x04). El pin WP se baja
de control, se debe tener cuidado de que ningún otro dispositivo intente cuando se activa una reescritura para permitir la escritura en la EEPROM.
I 2escribir en el bus C durante el autoarranque o la reescritura. El
El ADAU1701 Solo puede reescribir el contenido de los registros de interfaz en
ADAU1701 genera SCL a 8 × fS; por lo tanto, para un fS de 48 kHz, SCL funciona a 384
la kHz.
EEPROM. Estos registros suelen configurarse mediante el programa DSP,
SCL tiene un ciclo de trabajo de 3/8 de acuerdo con la especificación I2 C. pero también se puede escribir directamente en ellos tras configurar el bit 6 del

El ADAU1701 Lee desde la dirección 0xA1 del chip EEPROM. Los bits menos significativos registro de control principal. Los ajustes de los parámetros que deben guardarse

(LSB) de las direcciones de algunas EEPROM son configurables por pines; en la mayoría
se configuran en SigmaStudio.

de los casos, estos pines deben estar en estado bajo para establecer esta dirección.

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ADAU1701 Ficha de datos

La función de escritura diferida escribe datos del ADAU1701 El ADAU1701 Escribe en la dirección 0xA0 del chip EEPROM. Los bits menos

Los registros de interfaz se conectan a la segunda página de la EEPROM de arranque significativos (LSB) de las direcciones de algunas EEPROM son configurables por pines;

automático, de la dirección 32 a la 63. A partir de la dirección 26 de la EEPROM (para en la mayoría de los casos, estos pines deben estar en estado bajo para establecer la dirección en 0xA0.

que los datos del registro de interfaz comiencen en la dirección 32), la EEPROM debe
El número máximo de bytes que se escriben desde el ADAU1701 es 35 (ocho registros
programarse con seis bytes: el byte de mensaje (0x01), dos bytes de longitud, la dirección
de interfaz de 4 bytes más tres bytes de sobrecarga de direccionamiento de EEPROM).
del chip (0x00) y la subdirección de 2 bytes para los registros de interfaz (0x08 0x00).
Con SCL funcionando a 384 kHz, la operación de reescritura tarda aproximadamente 73 μs
Debe haber un mensaje dirigido al registro de control del núcleo del DSP para permitir la
en completarse tras su activación. Asegúrese de que el sistema disponga de suficiente
escritura en los registros de interfaz antes que en el registro de interfaz.
energía para que la reescritura tenga tiempo suficiente para completarse, especialmente

si la señal WB se activa debido a una caída de la tensión de la fuente de alimentación.

Datos en la EEPROM. Estos deben almacenarse en la EEPROM.

Dirección 0. Los mensajes de no operación (0x03) se pueden utilizar entre mensajes

para garantizar que se cumplan estas condiciones.

Tabla 19. Tipos de mensajes de EEPROM ID de

mensaje Tipo de mensaje 0x00 Fin Bytes siguientes

Ninguno

0x01 Escribir Dos bytes que indican la longitud del mensaje seguidos del número apropiado de bytes de datos

0x02 Demora Dos bytes para el retraso

0x03 No se ha ejecutado ninguna operación Ninguno

0x04 Establecer escritura diferida múltiple Ninguno

0x05 Establezca el balance de blancos en sensible al borde descendente Ninguno

0x06 Finalizar y esperar la reescritura Ninguno

0x01 0x00 0x05 0x00 0x08 0x1C 0x00 0x40

ESCRIBIR LONGITUD DISPOSITIVO REGISTRO DE CONTROL DEL NÚCLEO REGISTRO DE CONTROL DEL NÚCLEO
DIRECCIÓN DIRECCIÓN DATOS

0x03 0x03 0x03 0x03 0x03 0x03 0x03 0x03

BYTES SIN OPERACIÓN

0x03 0x03 0x03 0x03 0x03 0x03 0x03 0x03

BYTES SIN OPERACIÓN

0x03 0x03 0x01 0x00 0x23 0x00 0x08 0x00

BYTES SIN OPERACIÓN ESCRIBIR LONGITUD DISPOSITIVO REGISTRO DE INTERFAZ

DIRECCIÓN DIRECCIÓN

0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00

DATOS DEL REGISTRO DE INTERFAZ

0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00

DATOS DEL REGISTRO DE INTERFAZ

0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00

DATOS DEL REGISTRO DE INTERFAZ

0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00

DATOS DEL REGISTRO DE INTERFAZ

0x01 0x001 0x61 0x00 0x04 0x00 0x00 0x00

ESCRIBIR LONGITUD DISPOSITIVO DIRECCIÓN DE RAM DEL PROGRAMA DATOS DE RAM DEL PROGRAMA
DIRECCIÓN

0x00 0x00 0x01 0x00 0x00 0x00 0xE8 0x01

DATOS DE RAM DEL PROGRAMA

0x00 0x00 0x00 0x00 0x01 0x00 0x08 0x00

06412­039

DATOS DE RAM DEL PROGRAMA (CONTINÚA DURANTE 332 BYTES MÁS)

Figura 28. Ejemplo de datos EEPROM

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Ficha de datos ADAU1701

PROCESAMIENTO DE SEÑALES
El ADAU1701 Está diseñado para proporcionar todas las funciones de Con un rango de 1.0 (menos 1 LSB) a ­1.0. La Figura 29 muestra los niveles
procesamiento de señales de audio comúnmente utilizadas en sistemas de máximos de señal en cada punto del flujo de datos, tanto en binario como en
reproducción estéreo o multicanal. El flujo de procesamiento de señales decibelios.
se diseña mediante el software SigmaStudio, que permite la entrada gráfica y EXTENSIÓN DE SIGNO DE 4 BITS

el control en tiempo real de todas las funciones de procesamiento de señales.

SEÑAL
DE SERIE TRATAMIENTO DIGITAL
DATOS EN
Muchas de las funciones de procesamiento de señales se codifican con datos 1.23
PUERTO
1.23 (FORMATO 5.23)
CLÍPER

(0 dB) (0 dB) 5.23 5.23 1.23

aritméticos completos de 56 bits y doble precisión. Las longitudes de palabra de

06412­028
(24 dB) (24 dB) (0 dB)

entrada y salida del núcleo DSP son de 24 bits. El procesador utiliza cuatro bits Figura 29. Precisión numérica y estructura de recorte
adicionales de margen dinámico para permitir ganancias internas de hasta 24
dB sin saturación. Se pueden lograr ganancias adicionales reduciendo
PROGRAMACIÓN
inicialmente la señal de entrada en el flujo de señal DSP. Al encenderse, el ADAU1701default El programa pasa las señales de
entrada sin procesar a las salidas (mostradas en la Figura 13), pero las salidas
FORMATOS NUMÉRICOS
están silenciadas de manera predeterminada (consulte la secuencia de encendido).
Los sistemas DSP comúnmente utilizan un formato numérico estándar.
Hay 1024 ciclos de instrucción por muestra de audio, lo que resulta en
Los sistemas de numeración fraccionaria se especifican mediante un
aproximadamente 50 MIPS disponibles. El SigmaDSP se ejecuta de forma
formato AB, donde A es el número de bits a la izquierda del punto decimal y B
orientada a flujos, lo que significa que las 1024 instrucciones se ejecutan en cada
es el número de bits a la derecha del punto decimal.
periodo de muestra. El ADAU1701 También se puede configurar para
El ADAU1701 utiliza el mismo formato numérico para ambos Acepta entradas de doble o cuádruple velocidad reduciendo la cantidad de
Valores de parámetros y datos. El formato es el siguiente. instrucciones por muestra que se establecen en el registro de control central.

Formato numérico: 5.23 La pieza se puede programar fácilmente con SigmaStudio (Figura 30), una

Rango lineal: −16,0 a (+16,0 − 1 LSB) herramienta gráfica de Analog Devices. No se requieren conocimientos de
escritura de código DSP a nivel de línea. Puede encontrar más información sobre
Ejemplos:
SigmaStudio en www.analog.com.
1000 0000 0000 0000 0000 0000 0000 = −16.0
1110 0000 0000 0000 0000 0000 0000 0000 = −4.0
1111 1000 0000 0000 0000 0000 0000 = −1.0
1111 1110 0000 0000 0000 0000 0000 = −0,25
1111 1111 0011 0011 0011 0011 0011 0011 = −0.1

1111 1111 1111 1111 1111 1111 1111 1111 = (1 LSB por debajo de 0.0)
0000 0000 0000 0000 0000 0000 0000 0000 = 0.0
0000 0000 1100 1100 1100 1100 1100 1101 = 0,1
0000 0010 0000 0000 0000 0000 0000 = 0,25
0000 1000 0000 0000 0000 0000 0000 = 1.0
0010 0000 0000 0000 0000 0000 0000 = 4.0

0111 1111 1111 1111 1111 1111 1111 = (16.0 − 1 LSB).

El puerto serie acepta hasta 24 bits de entrada y tiene señal extendida hasta
los 28 bits del núcleo DSP. Esto permite ganancias internas de hasta 24 dB sin

06412­029
saturación interna.

Se utiliza un circuito recortador digital entre la salida del núcleo del DSP y las
Figura 30. Captura de pantalla de SigmaStudio
salidas de los DAC o del puerto serie (véase la Figura 29). Este recorta los
cuatro primeros bits de la señal para producir una salida de 24 bits.

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ADAU1701 Ficha de datos

RAMS Y REGISTROS
Tabla 20. Mapa de RAM y modos de lectura/escritura

Tamaño de la memoria Rango de Leer Escribir modos de escritura

RAM de parámetros 1024 × 32 direcciones 0 a 1023 (0x0000 a Sí Sí Escritura directa1 escritura de carga segura

RAM del programa 1024 × 40 0x03FF) 1024 a 2047 (0x0400 a 0x07FF) Sí Sí Escritura directa1

1 Primero se deben borrar los registros internos para evitar clics y ruidos.

MAPAS DE DIRECCIONES RAM DE DATOS

El ADAU1701 La RAM de datos se utiliza para almacenar palabras de datos de

La Tabla 20 muestra el mapa de RAM y la Tabla 31 muestra el ADAU1701
Mapa de registros. El espacio de direcciones comprende un conjunto de registros audio para su procesamiento. En general, este proceso es transparente para el

y dos RAM: una contiene los parámetros de procesamiento de señales y la otra las usuario. El usuario no puede acceder a este espacio de RAM, que tiene un

instrucciones del programa. La RAM de programa y la RAM de parámetros se tamaño de 2k palabras, directamente desde el puerto de control.

inicializan al encender el sistema desde las ROM de arranque integradas (véase Se debe considerar el uso de la RAM de datos al implementar bloques que
la sección "Secuencia de encendido"). requieren grandes cantidades de espacio de RAM de datos, como los retardos.

Todas las RAM y registros tienen un valor predeterminado de todos 0, excepto la El núcleo de SigmaDSP procesa los tiempos de retardo en incrementos de una

RAM del programa, que se carga con el programa predeterminado (consulte la muestra; por lo tanto, el retardo total disponible para el usuario equivale a 2048

sección Inicialización). multiplicado por el período de muestra. Para un fS de 48 kHz, el retardo disponible
es de un máximo de aproximadamente 43 ms. En la práctica, esta cantidad
RAM DE PARÁMETROS
de memoria de datos no está disponible para el usuario porque cada bloque
La RAM de parámetros tiene 32 bits de ancho y ocupa las direcciones 0 a de un diseño utiliza unas pocas ubicaciones de memoria de datos para su
1023. Cada parámetro se rellena con cuatro 0 antes del MSB para extender la procesamiento. En la mayoría de los programas DSP, esto no afecta
palabra de 28 bits a un ancho total de 4 bytes. La RAM de parámetros se significativamente el tiempo total de retardo. El compilador de SigmaStudio
inicializa con solo 0 al encenderse. El formato de datos de la RAM de parámetros administra la RAM de datos e indica si el número de direcciones...
es complemento a dos, 5.23. necesario en el diseño excede el máximo disponible.
Esto significa que los coeficientes pueden variar de +16,0 (menos 1 LSB) a
FORMATOS DE DATOS DE LECTURA/ESCRITURA
−16,0, con 1,0 representado por la palabra binaria
0000 1000 0000 0000 0000 0000 0000 o por la palabra hexadecimal Los formatos de lectura/escritura del puerto de control están diseñados para
0x00 0x80 0x00 0x00. ser byte­orientados. Esto facilita la programación de chips de microcontroladores
comunes. Para adaptarse a un formato byte­orientado, se añaden 0 a los campos
El parámetro RAM se puede escribir utilizando uno de los dos métodos
de datos antes del MSB para extender la palabra de datos a ocho bits. Por
siguientes: lectura/escritura directa o escritura de carga segura.
ejemplo, las palabras de 28 bits escritas en la RAM de parámetros se añaden
Lectura/escritura directa
con cuatro 0 iniciales para sumar 32 bits (cuatro bytes); las palabras de 40

El método de lectura/escritura directa permite el acceso directo a la RAM de bits escritas en la RAM de programa no se añaden con 0 porque ya tienen cinco

programa y a la RAM de parámetros. Este modo de operación se utiliza bytes.

normalmente al cargar una nueva RAM mediante direccionamiento en modo Estos campos de datos rellenados con ceros se añaden a un campo de 3 bytes

ráfaga. El bit de borrado de registros del registro de control central debe que consta de una dirección de chip de 7 bits, un bit de lectura/escritura y una

establecerse a 0 en este modo para evitar clics o chasquidos en las salidas. Nota dirección de RAM/registro de 11 bits. El puerto de control sabe cuántos bytes de

que este modo se puede utilizar durante la ejecución de un programa en vivo, datos esperar según la dirección proporcionada en los primeros tres bytes.

pero debido a que no hay protocolo de enlace entre el núcleo y el puerto de El número total de bytes para un comando de escritura de una sola ubicación
control, la RAM de parámetros no está disponible para el núcleo DSP durante las puede variar de cuatro bytes (para una escritura en el registro de control) a ocho
escrituras de control, lo que genera clics y estallidos en la transmisión de audio. bytes (para una escritura en la RAM del programa). El modo ráfaga se puede usar
Escritura de carga segura para llenar ubicaciones contiguas de registros o RAM. Una escritura en modo
ráfaga comienza escribiendo la dirección y los datos de la primera ubicación de
Se pueden cargar hasta cinco registros de carga segura con el parámetro
RAM o registro que se va a escribir. En lugar de finalizar la transacción del puerto
"dirección/datos de RAM". Los datos se transfieren a la dirección solicitada cuando
de control (mediante la emisión de un comando de parada en el modo I C o trayendo el...
la RAM no está ocupada. Este método puede utilizarse para actualizaciones
La señal CLATCH está activa en modo SPI después de la palabra de datos,
dinámicas mientras se reproduce material de programa en directo a través
como se haría en una escritura de dirección única; la siguiente palabra de
del ADAU1701. Por ejemplo, una actualización completa de una sección biquad
datos se puede escribir inmediatamente sin especificar su dirección. El ADAU1701
puede ocurrir en un fotograma de audio mientras la RAM no está ocupada. Este
El puerto de control incrementa automáticamente la dirección de cada escritura
método no está disponible para escribir en la RAM de programa ni en
Incluso a través de los límites de las diferentes RAM y registros.
los registros de control.
La Tabla 22 y la Tabla 24 muestran ejemplos de escrituras en modo ráfaga.

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Ficha de datos ADAU1701

Tabla 21. Formato de lectura/escritura de RAM de parámetros (dirección única)

Byte 0 Byte 1 Byte 2 chip_adr[6:0], W/R 000000, param_adr[9:8] param_adr[7:0] Byte 3 Bytes[4:6]
0000, parámetro[27:24] parámetro[23:0]

Tabla 22. Formato de lectura/escritura del bloque de RAM de parámetros (modo ráfaga)

Byte 0 Byte 1 Byte 2 Byte 3 Bytes[4:6] chip_adr[6:0], W/R 000000, param_adr[9:8] param_adr[7:0] 0000, param[27:24] Bytes[7:10] Bytes[11:14]
param[23:0]
<—param_adr—> dirección_param + 1 dirección_param + 2

Tabla 23. Formato de lectura/escritura de la RAM del programa (dirección única)

Byte 0 Byte 1 Byte 2 chip_adr[6:0], W/R 00000, prog_adr[10:8] prog_adr[7:0] Bytes[3:7]

programa[39:0]

Tabla 24. Formato de lectura/escritura de bloques de RAM de programa (modo ráfaga)

Byte 0 Byte 1 chip_adr[6:0], W/R Byte 2 Bytes[3:7] Bytes[8:12] Bytes[13:17]

00000, prog_adr[10:8] prog_adr[7:0] prog[39:0] <
—prog_adr—> programa_adr + 1 dirección_del_programa + 2

Tabla 25. Formato de lectura/escritura del registro de control (núcleo, salida serie 0, salida serie 1)

Byte 0 Byte 1 chip_adr[6:0], W/R 0000, reg_adr[11:8] Byte 2 Datos Byte 4

reg_adr[7:0] del byte 3 [15:8] datos[7:0]

Tabla 26. Formato de lectura/escritura del registro de control (configuración de RAM, entrada serial)

Byte 0 Byte 1 chip_adr[6:0], W/R 0000, reg_adr[11:8] Byte 2 Byte 3

reg_adr[7:0] datos[7:0]

Tabla 27. Formato de escritura del registro de captura de datos

Byte 0 Byte 1 chip_adr[6:0], W/R Byte 2 Byte 3 Byte 4

0000, data_capture_adr[11:8] captura_de_datos_adr[7:0] 000, progCount[10:6]1 progCount[5:0]1 , regSel[1:0]2

1
progCount[10:0] es el valor del contador del programa cuando se produce la captura de datos (la tabla de valores la genera el compilador de SigmaStudio). regSel[1:0]
2
selecciona uno de cuatro registros (consulte la sección 2074 a 2075 (0X081A a 0X081B)—Registros de captura de datos).

Tabla 28. Formato de lectura del registro de captura de datos (lectura del puerto de control)

Byte 0 Byte 1 chip_adr[6:0], W/R 0000, Byte 2 Bytes[3:5]

data_capture_adr[11:8] captura_de_datos_adr[7:0] datos[23:0]

Tabla 29. Formato de escritura del registro de dirección de carga segura

Byte 0 Byte 1 Byte 2 Byte 3 Byte 4

chip_adr[6:0], W/R 0000, safeload_adr[11:8] safeload_adr[7:0] 000000, param_adr[9:8] param_adr[7:0]

Tabla 30. Formato de escritura del registro de datos de carga segura

Byte 0 Byte 1 Byte 2 chip_adr[6:0], W/R 0000, safeload_adr[11:8] Byte 3 Byte 4 Bytes[5:7]
safeload_adr[7:0] 00000000 0000, datos[27:24] datos[23:0]

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ADAU1701 Ficha de datos

MAPA DEL REGISTRO DE CONTROL

Tabla 31. Mapa de Registro1

MSB LSB

Número de registro D39 D38 D37 D36 D35 D34 D33 D32
Dirección de D31 D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16

Nombre de bytes de dec. hexadecimal D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado
0x0800 2048 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0801 2049 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0802 2050 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0803 2051 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0804 2052 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0805 2053 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0806 2054 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0807 2055 4 Interfaz 0[31:16] 0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
Interfaz 0[15:0] IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000
0x0808 2056 2 Configuración del pin GPIO 000 0 MP11 MP10 MP09 MP08 MP07 MP06 MP05 MP04 MP03 MP02 MP01 MP00 0x0000
0x0809 2057 2 Datos ADC auxiliares 0 000 0 AA11 AA10 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA01 AA00 0x0000
0x080A 2058 2 Datos ADC auxiliares 1 0 0 0 0 AA11 AA10 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA01 AA00 0x0000
0x080B 2059 2 Datos ADC auxiliares 2 000 0 AA11 AA10 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA01 AA00 0x0000
0x080C 2060 2 Datos auxiliares del ADC 3 000 0 AA11 AA10 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA01 AA00 0x0000
0x080D 2061 5 Reservado[39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00
Reservado[31:16] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
Reservado[15:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x080E 2062 5 Reservado[39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00
Reservado[31:16] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
Reservado[15:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x080F 2063 5 Reservado[39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00
Reservado[31:16] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
Reservado[15:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x0810 2064 5 Datos de carga segura 0[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
Datos de carga segura 0[31:16] SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
Datos de carga segura 0[15:0] SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000
0x0811 2065 5 Datos de carga segura 1[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
Datos de carga segura 1[31:16] SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
Datos de carga segura 1[15:0] SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000
0x0812 2066 5 Datos de carga segura 2[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
Datos de carga segura 2[31:16] SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
Datos de carga segura 2[15:0] SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000
0x0813 2067 5 Datos de carga segura 3[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
Datos de carga segura 3[31:16] SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
Datos de carga segura 3[15:0] SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000
0x0814 2068 5 Datos de carga segura 4[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
Datos de carga segura 4[31:16] SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
Datos de carga segura 4[15:0] SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000
0x0815 2069 2 Dirección de carga segura 0 0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000
0x0816 2070 2 Dirección de carga segura 1 0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000
0x0817 2071 2 Dirección de carga segura 2 0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000
0x0818 2072 2 Dirección de carga segura 3 0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000
0x0819 2073 2 Dirección de carga segura 4 0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000
0x081A 2074 2 Captura de datos 0 0 0 0 0 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC01 PC00 RS01 RS00 0x0000
0x081B 2075 2 Captura de datos 1 0 0 0 0 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC01 PC00 RS01 RS00 0x0000
0x081C 2076 2 Control del núcleo DSP RSVD RSVD GD1 GD0 RSVD RSVD RSVD AACW GPCW IFCW IST ADM DAM CR SR1 SR0 0x0000
0x081D 2077 1 Reservado RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00
0x081E 2078 2 Control de salida en serie 0 0 OLRP OBP M/S OBF1 OBF0 OLF1 OLF0 FST TDM MSB2 MSB1 MSB0 OWL1 OWL0 0x0000
0x081F 2079 1 Control de entrada en serie 0 0 0 ILP IBP M2 M1 M0 0x00

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Ficha de datos ADAU1701

MSB LSB

Número de registro D39 D38 D37 D36 D35 D34 D33 D32
Dirección de D31 D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16

Bytes de dec. hexadecimal Nombre D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado

0x0820 2080 3 MP Pin Config. 0[23:16] MP53 MP52 MP51 MP50 MP43 MP42 MP41 MP40 0x00

Configuración de pin MP MP33 MP32 MP31 MP30 MP23 MP22 MP21 MP20 MP13 MP12 MP11 MP10 MP03 MP02 MP01 MP00 0x0000

0[15:0] 0x0821 2081 3 Configuración de pin MP 1[23:16] MP113 MP112 MP111 MP110 MP103 MP102 MP101 MP100 0x00

Configuración de pin MP 1[15:0] MP93 MP92 MP91 MP90 MP83 MP82 MP81 MP80 MP73 MP72 MP71 MP70 MP63 MP62 MP61 MP60 0x0000
0x0822 2082 2 Control auxiliar de ADC y potencia RSVD RSVD RSVD RSVD RSVD RSVD FIL1 FIL0 AAPD VBPD VRPD RSVD D0PD D1PD D2PD D3PD 0x0000

0x0823 2083 2 Reservado RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x0824 2084 2 Habilitación de ADC auxiliar AAEN RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x0825 2085 2 Reservado RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000
0x0826 2086 2 Apagado del oscilador RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD OPD RSVD RSVD 0x0000

0x0827 2087 2 Configuración del DAC RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD DS1 DS0 0x0000

1
El sombreado indica que los registros no llenan estas ubicaciones, por lo que los bits de control no existen en estas ubicaciones.

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ADAU1701 Ficha de datos

DETALLES DEL REGISTRO DE CONTROL

2048 A 2055 (0x0800 A 0x0807)—INTERFAZ Los datos que se guardan en estos registros se seleccionan en las
REGISTROS herramientas de programación gráfica. Estos registros se actualizan con los
datos correspondientes de la RAM de parámetros una vez por cada período de muestreo.
Los registros de interfaz se utilizan en el modo de arranque automático para
guardar parámetros que deben escribirse en la EEPROM externa. Un flanco, que puede configurarse como ascendente o descendente, activa
El ADAU1701 Luego, recupera estos parámetros de la EEPROM tras el el ADAU1701 Para escribir el contenido actual de los registros de

siguiente reinicio o encendido. Por lo tanto, parámetros del sistema como el interfaz en la EEPROM. Consulte la sección "Autoarranque" para más detalles.
volumen y el ecualizador pueden guardarse durante el apagado y recuperarse la El usuario puede escribir directamente en los registros de interfaz una vez
próxima vez que se encienda el sistema. configurado el modo de escritura del puerto de control (IFCW) en el registro de control

Hay ocho registros de interfaz de 32 bits, que permiten guardar ocho parámetros de del núcleo del DSP. En este modo, los datos de los registros se escriben desde el

28 bits (más relleno de ceros). Los parámetros a puerto de control, no desde el núcleo del DSP.

Tabla 32. Mapa de bits del registro de interfaz

D31 D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado
0 0 0 0 IF27 IF26 IF25 IF24 IF23 IF22 IF21 IF20 IF19 IF18 IF17 IF16 0x0000
IF15 IF14 IF13 IF12 IF11 IF10 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF01 IF00 0x0000

Tabla 33.
Nombre del bit Descripción
SI[27:0] Parámetro de 28 bits del registro de interfaz

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Ficha de datos ADAU1701

2056 (0x0808)—REGISTRO DE CONFIGURACIÓN DE PIN GPIO Lea desde este registro después de configurar el modo de escritura del puerto de control
del registro de configuración del pin GPIO (GPCW) en el registro de control central.
Este registro permite al usuario configurar los pines GPIO a través del puerto de
Este registro se actualiza una vez por cada cuadro LRCLK (1/fS).
control. Los valores altos o bajos se pueden escribir directamente en la Tabla 34.

Mapa de bits del registro de configuración de pines GPIO.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

0 0 0 0 MP11 MP10 MP09 MP08 MP07 MP06 MP05 MP04 MP03 MP02 MP01 MP00 0x0000

Tabla 35.

Nombre del bit Descripción

MP[11:0] Configuración del pin multipropósito cuando se controla a través de SPI o I2 C

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ADAU1701 Ficha de datos

2057 A 2060 (0x0809 A 0x080C)—AUXILIAR De 0 a 1.0. Esta palabra de datos se asigna a la palabra de parámetro de formato

REGISTROS DE DATOS ADC 5.23 con los cuatro bits más significativos (MSB) y los 12 bits menos significativos (LSB)

establecidos en 0. Un código de escala completa de 255 resulta en un valor de 1.0. Se

Estos registros contienen los datos generados por el ADC auxiliar
puede escribir directamente en estos registros si el bit de modo de escritura del puerto de
de 4 canales. Los ADC tienen ocho bits de precisión y pueden ampliarse
control de los registros de datos del ADC auxiliar (AACW) está establecido en el registro
a 12 bits si se selecciona el filtrado mediante los bits FIL[1:0] del ADC
de control del núcleo del DSP.
auxiliar y el registro de control de potencia. El programa SigmaDSP lee
estos datos como una palabra de datos en formato 1.11 con un rango de la

Tabla 36. Mapa de bits del registro de datos del ADC auxiliar .
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

0 0 0 0 AA11 AA10 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA01 AA00 0x0000

Tabla 37.

Nombre del bit Descripción

AA[11:0] Datos de salida del ADC auxiliar, MSB primero

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Ficha de datos ADAU1701

2064 A 2068 (0x0810 A 0x0814)—CARGA SEGURA Tras cargar los registros de dirección y datos, active el bit de inicio de
REGISTROS DE DATOS transferencia de carga segura en el registro de control del núcleo para iniciar
la carga en la RAM. Cada uno de los cinco registros de carga segura utiliza una
Muchas aplicaciones requieren el control en tiempo real de parámetros de
de las 1024 instrucciones del núcleo para cargarla en la RAM de parámetros.
procesamiento de señales mediante microcontroladores, como coeficientes de
Por lo tanto, la longitud total del programa debe limitarse a 1019 ciclos (1024
filtro, ganancias del mezclador, parámetros de virtualización multicanal o
menos 5) para garantizar que el núcleo SigmaDSP siempre disponga de al
curvas de procesamiento dinámico. Al controlar un filtro biquad, por
menos cinco ciclos. Se garantiza que la carga segura se produzca dentro de
ejemplo, todos los parámetros deben actualizarse simultáneamente. Esto
un periodo LRCLK (21 μs para un fS de 48 kHz) tras activarse el bit de inicio
evita que el filtro se ejecute con una combinación de coeficientes antiguos y
de transferencia de carga segura.
nuevos para una o dos tramas de audio, lo que evita la inestabilidad

temporal y los transitorios que pueden tardar mucho en decaer. Para lograr La lógica de carga segura envía automáticamente los datos a la RAM para su
esto, el ADAU1701 Utiliza registros de datos de carga segura para cargar carga únicamente desde los registros de carga segura en los que se ha escrito
simultáneamente un conjunto de cinco valores de 28 bits en la dirección de RAM desde la última operación. Por ejemplo, si se deben actualizar dos parámetros
del parámetro deseado. Se utilizan cinco registros porque un filtro bicuadrático en la RAM, solo se deben escribir dos de los cinco registros de carga segura.
utiliza cinco coeficientes y, como se mencionó anteriormente, es Cuando se activa el bit de inicio de transferencia de carga segura, solo se envían

deseable realizar una actualización completa en una sola transacción. a la RAM los datos de esos dos registros; los otros tres no se envían y pueden
contener datos antiguos o no válidos.

El primer paso para realizar una operación de carga segura es escribir la

dirección del parámetro en uno de los registros de dirección de carga segura
Tabla 38. Mapeo de registros de datos y direcciones de Safeload
(2069 a 2073). La palabra de datos de 10 bits que se debe escribir corresponde
Safeload Registro de Safeload Carga segura
a la dirección en la RAM de parámetros donde se realiza la carga segura. Tras Dirección Registro Registro de datos
escribir esta dirección, la palabra de datos de 28 bits se puede escribir en el 0 2069 2064
registro de datos de carga segura correspondiente (2064 a 2068). 1 2070 2065
Los formatos de datos para estas escrituras se detallan en la Tabla 29 y la 2 2071 2066
Tabla 30. La Tabla 38 muestra cómo cada uno de los cinco registros de 3 2072 2067
dirección se asigna a su registro de datos correspondiente. 4 2073 2068

Tabla 39. Mapa de bits de los registros de carga segura

D39 D38 D37 D36 D35 D34 D33 D32
D31 D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado
SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00
SD31 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD21 SD20 SD19 SD18 SD17 SD16 0x0000
SD15 SD14 SD13 SD12 SD11 SD10 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD01 SD00 0x0000

Tabla 40.
Nombre del bit Descripción
SD[39:0] Carga segura de datos. Datos (programa, parámetros, contenido de registros) que se cargarán en las
RAM o registros.

2069 A 2073 (0x0815 A 0x819)—REGISTROS DE DIRECCIONES DE CARGA SEGURA

Tabla 41. Mapa de bits de los registros de dirección de carga

segura D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

0 0 0 0 SA11 SA10 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA01 SA00 0x0000

Tabla 42.
Nombre del bit Descripción
A LAS[11:0] Dirección de carga segura. Dirección de los datos que se cargarán en las RAM o registros.

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ADAU1701 Ficha de datos

2074 A 2075 (0x081A A 0x081B)—DATOS Los datos capturados están en formato de datos de complemento a
REGISTROS DE CAPTURA dos 5.19, que proviene de la palabra de datos interna 5.23 con los cuatro
LSB truncados.
El ADAU1701 La función de captura de datos permite enviar los datos de
cualquier nodo del flujo de procesamiento de señales a uno de dos Los datos que deben escribirse para configurar la captura de datos
registros legibles. Esta función es útil para monitorizar y mostrar son una concatenación del índice de conteo del programa de 10 bits con
información sobre los niveles de señal interna o la actividad del compresor/ el campo de selección de registro de 2 bits. Los valores de conteo de
limitador. captura y selección de registro correspondientes al punto que se
desea monitorizar en el flujo de procesamiento de señales se
Para cada registro de captura de datos, se debe configurar un
encuentran en un archivo de salida del compilador del programa. Se
contador de captura y una selección de registro. El contador de
puede acceder a los registros de captura leyendo desde las ubicaciones
captura es un número entre 0 y 1023 que corresponde al número
2074 y 2075. El formato de escritura y lectura en los registros de
de paso del programa donde se realizará la captura. El campo de
captura de datos se muestra en las Tablas 27 y 28.
selección de registro programa uno de los cuatro registros del núcleo
del DSP que transfiere esta información al registro de captura de datos
cuando el contador del programa llega a este paso.

Tabla 43. Mapa de bits de los registros de datos de carga segura

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado
0 0 0 0 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC01 PC00 RS01 RS00 0x0000

Tabla 44.
Nombre del bit Descripción
PC[9:0] Dirección de contador de programa de 10 bits

RS[1:0] Seleccione el registro que se transferirá a la salida de captura de datos

RS[1:0] Registro
00 Entrada del multiplicador X (Mult_X_input)
01 Entrada del multiplicador Y (Mult_Y_input)
10 Salida del multiplicador­acumulador (MAC_out)
11 Comentarios del acumulador (Accum_fback)

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Ficha de datos ADAU1701

2076 (0x081C)—REGISTRO DE CONTROL DEL NÚCLEO DSP

Tabla 45. Mapa de bits del registro de control del núcleo DSP
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado

RSVD RSVD GD1 GD0 RSVD RSVD RSVD AACW GPCW IFCW IST ADM DAM CR SR1 SR0 0x0000

Tabla 46. Registro de control central del DSP

Nombre del bit Descripción

Dios [1:0] Control de antirrebote GPIO. Establece el tiempo de antirrebote de los pines multipropósito configurados como entradas GPIO.
Dios [1:0] Tiempo (ms)
00 20

01 40

10 10

11 5

AACW Modo de escritura del puerto de control de los registros de datos del ADC auxiliar. Al activar este bit, se pueden escribir datos directamente en los
registros de datos del ADC auxiliar (2057 a 2060) desde el puerto de control. Al activar este bit, los registros de datos del ADC auxiliar ignoran
la configuración de los pines multipropósito.
GPCW Modo de escritura del puerto de control del registro de configuración de pines GPIO. Cuando este bit está activado, se puede escribir en el
registro de configuración de pines GPIO (2056) directamente desde el puerto de control, ignorando la configuración de entrada de los pines
multipropósito.
IFCW Modo de escritura del puerto de control de registros de interfaz. Cuando este bit está activado, se pueden escribir datos directamente en los
registros de interfaz (2048 a 2055) desde el puerto de control. En ese estado, los registros de interfaz no se escriben desde el programa
SigmaDSP.
ES Iniciar transferencia de carga segura. Al establecer este bit en 1, se inicia una transferencia de carga segura a la RAM de parámetros. Este
bit se borra automáticamente al finalizar la operación. Hay cinco pares de registros de carga segura (dirección/datos); solo los registros escritos
desde el último evento de carga segura se transfieren a la RAM de parámetros.
ADM Silenciar ADC. Este bit silencia la salida de los ADC. El bit tiene un valor predeterminado de 0 y está activo en nivel bajo; por lo tanto, debe
establecerse en 1 para transmitir señales de audio desde los ADC.
PRESA Silenciar DAC. Este bit silencia la salida de los DAC. El bit tiene un valor predeterminado de 0 y está activo en nivel bajo; por lo tanto, debe
establecerse en 1 para transmitir señales de audio desde los DAC.
CR Borrar los registros internos a 0. Este bit tiene un valor predeterminado de 0 y está activo en nivel bajo. Debe estar en 1 para que una señal
pase a través del núcleo SigmaDSP.
SR[1:0] Frecuencia de muestreo. Estos bits establecen el número de instrucciones DSP para cada muestra y la frecuencia de muestreo a la que el
ADAU1701... Funciona. Con la configuración predeterminada de 1×, hay 1024 instrucciones por muestra de audio. Esta configuración debe
usarse con frecuencias de muestreo como 48 kHz y 44,1 kHz.
Con la configuración 2×, la cantidad de instrucciones por cuadro se reduce a la mitad, a 512, y los ADC y DAC funcionan nominalmente a una
frecuencia de muestreo de 96 kHz.
En la configuración 4×, hay 256 instrucciones por ciclo y los convertidores funcionan a una frecuencia de muestreo de 192 kHz.

Configuración SR[1:0]
00 1× (1024 instrucciones)
01 2× (512 instrucciones)
10 4× (256 instrucciones)
11 Reservado

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ADAU1701 Ficha de datos

2078 (0x081E)—REGISTRO DE CONTROL DE SALIDA SERIE

Tabla 47. Mapa de bits del registro de control de salida en serie

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

0 0 OLRP OBP M/S OBF1 OBF0 OLF1 OLF0 FST TDM MSB2 MSB1 MSB0 OWL1 OWL0 0x0000

Tabla 48.
Nombre del bit Descripción
OLRP Polaridad de OUTPUT_LRCLK. Cuando este bit se establece en 0, los datos del canal izquierdo se sincronizan cuando
OUTPUT_LRCLK es bajo y los del canal derecho cuando OUTPUT_LRCLK es alto. Cuando este bit se establece en 1, los datos
del canal derecho se sincronizan cuando OUTPUT_LRCLK es bajo y los del canal izquierdo cuando OUTPUT_LRCLK
es alto.
OBP Polaridad de OUTPUT_BCLK. Este bit controla en qué flanco del reloj de bits se sincronizan los datos de salida. Los datos cambian en el
flanco descendente de OUTPUT_BCLK cuando este bit está a 0 y en el flanco ascendente cuando está a 1.

EM Maestro/Esclavo. Este bit establece si el puerto de salida es maestro o esclavo de reloj. El valor predeterminado es esclavo; al
encender, los pines OUTPUT_BCLK y OUTPUT_LRCLK se configuran como entradas hasta que este bit se establece en 1, momento
en el que se convierten en salidas de reloj.
OBF[1:0] Frecuencia OUTPUT_BCLK (solo modo maestro). Cuando el puerto de salida se utiliza como reloj maestro, estos bits establecen la
frecuencia del reloj de bits de salida, que se divide a partir de un reloj interno de 1024 × fS (49,152 MHz para un fS de 48
kHz).
OBF[1:0] Configuración

00 Reloj interno/16
01 Reloj interno/8
10 Reloj interno/4
11 Reloj interno/2
OLF[1:0] Frecuencia OUTPUT_LRCLK (solo en modo maestro). Cuando el puerto de salida se utiliza como reloj maestro, estos bits establecen
la frecuencia del reloj de palabra de salida en los pines OUTPUT_LRCLK, que se divide a partir de un reloj interno de 1024 × fS
(49,152 MHz para un fS de 48 kHz).
OLF[1:0] Configuración

00 Reloj interno/1024
01 Reloj interno/512
10 Reloj interno/256
11 Reservado
FST Tipo de sincronización de trama. Este bit establece el tipo de señal en los pines OUTPUT_LRCLK. Cuando este bit está a 0, la
señal es un reloj de palabra con un ciclo de trabajo del 50 %; cuando está a 1, la señal es un pulso con una duración de un bit de
reloj al inicio de la trama de datos.
TDM Habilitación de TDM. Al establecer este bit en 1, el puerto de salida cambia de cuatro salidas estéreo en serie a una única
secuencia de salida TDM de 8 canales en el pin SDATA_OUT0 (MP6).
MSB[2:0] Posición del MSB. Estos tres bits establecen la posición del MSB de los datos con respecto al flanco LRCLK. La salida de datos del
ADAU1701 Siempre es MSB primero.
MSB[2:0] Ajuste de
000 retardo de 1
001 Retraso de 0
010 Retraso de 8
011 Retraso de 12
100 Retraso de 16
101 Reservado
111 Reservado

BÚHO[1:0] Longitud de la palabra de salida. Estos bits definen la longitud de la palabra de datos de salida. Todos los bits posteriores al LSB se
establecen a 0.

BÚHO[1:0] Configuración

00 24 bits
01 20 bits
10 16 bits
11 Reservado

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Ficha de datos ADAU1701

2079 (0x081F)—REGISTRO DE CONTROL DE ENTRADA EN SERIE

Tabla 49. Mapa de bits del registro de control de entrada en serie

D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

0 0 0 ILP IBP M2 M1 M0 0x00

Tabla 50.

Nombre del bit Descripción

ILP Polaridad INPUT_LRCLK. Cuando este bit está a 0, los datos del canal izquierdo en los pines SDATA_INx se sincronizan cuando
INPUT_LRCLK está a nivel bajo y los del canal derecho cuando INPUT_LRCLK está a nivel alto. Cuando este bit está a 1, se invierte
la sincronización de estos canales. En modo TDM, cuando este bit está a 0, los datos se sincronizan, comenzando con el siguiente flanco
BCLK apropiado (establecido en el bit 3 de este registro) después de un flanco descendente en el pin INPUT_LRCLK. Cuando este bit
está a 1 y el dispositivo funciona en modo TDM, los datos de entrada son válidos en el flanco BCLK después de un flanco ascendente
en el reloj de palabra (INPUT_LRCLK). INPUT_LRCLK también puede funcionar con una entrada de pulsos, en lugar de un reloj.
En este caso, el primer borde del pulso lo utiliza el ADAU1701 Para iniciar la trama de datos. Cuando este bit de polaridad está a 0, se
debe usar un pulso bajo; cuando está a 1, se debe usar un pulso alto.
IBP Polaridad de INPUT_BCLK. Este bit controla en qué flanco del reloj de bits cambian los datos de entrada y en qué flanco se sincronizan.
Los datos cambian en el flanco descendente de INPUT_BCLK cuando este bit está a 0 y en el flanco ascendente cuando está a 1.

M[2:0] Modo de entrada serie. Estos dos bits controlan el formato de datos que el puerto de entrada espera recibir. Los bits 3 y 4 de este
registro de control anulan la configuración de los bits [2:0]; por lo tanto, los cuatro bits deben modificarse conjuntamente para un
funcionamiento correcto en algunos modos. Los diagramas de reloj para estos modos se muestran en las figuras 32, 33 y 34. Tenga
en cuenta que, para los modos justificados a la izquierda y a la derecha, la polaridad LRCLK es primero alta y luego baja, lo cual es
opuesto a la configuración predeterminada para ILP.
Cuando estos bits están configurados para aceptar una entrada TDM, el ADAU1701 Los datos comienzan después del borde
definido por ILP. El ADAU1701 El flujo de datos TDM debe ingresarse en el pin SDATA_IN0. La Figura 35 muestra un flujo TDM con
un LRCLK activado de alto a bajo y datos que cambian en el flanco descendente del BCLK. El ADAU1701 Se espera que el MSB
de cada ranura de datos se retrase un BCLK desde el inicio de la ranura, como ocurriría en el formato estéreo I2 S. En modo TDM, los
canales 0 a 3 se encuentran en la primera mitad de la trama, y los canales 4 a 7 en la segunda. La Figura 36 muestra un ejemplo de
un flujo TDM que se ejecuta con un reloj de pulsos, que se utiliza para interactuar con los códecs ADI en modo auxiliar. Para trabajar en
este modo con los puertos serie de entrada o salida, configure el ADAU1701. para comenzar el cuadro en el borde
ascendente de LRCLK, para cambiar los datos en el borde descendente de BCLK y para retrasar la posición MSB desde el inicio del
reloj de palabras en un BCLK.
M[2:0] Configuración

000 Yo 2 S

001 Justificado a la izquierda

010 TDM
011 Justificado a la derecha, 24 bits
100 Justificado a la derecha, 20 bits
101 Justificado a la derecha, 18 bits
110 Justificado a la derecha, 16 bits
111 Reservado

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ADAU1701 Ficha de datos

2080 A 2081 (0x0820 A 0x0821)— Pin MP diferente. La Tabla 53 muestra la función de cada configuración de nibble en

REGISTROS DE CONFIGURACIÓN DE PIN MULTIUSOS los registros de configuración del pin MP. El MSB de la configuración de 4 bits de cada pin

invierte la entrada o salida del pin. La resistencia pull­up interna (aproximadamente

Cada pin multipropósito puede configurarse para diferentes funciones desde estos
10 kΩ) de cada pin MP se habilita cuando se configura como entrada digital.
registros (2080 a 2081). Los dos registros de 3 bytes se dividen en 12 secciones de

4 bits (nibbles), cada una de las cuales controla un...

(ya sea una entrada GPIO o una entrada de puerto de datos en serie).

Tabla 51. Mapa de bits del registro 2080

D23 D22 D21 D20 D19 D18 D17 D16

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

MP53 MP52 MP51 MP50 MP43 MP42 MP41 MP40 0x00

MP33 MP32 MP31 MP30 MP23 MP22 MP21 MP20 MP13 MP12 MP11 MP10 MP03 MP02 MP01 MP00 0x0000

Tabla 52. Mapa de bits del registro 2081

D23 D22 D21 D20 D19 D18 D17 D16

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

MP113 MP112 MP111 MP110 MP103 MP102 MP101 MP100 0x00

MP93 MP92 MP91 MP90 MP83 MP82 MP81 MP80 MP73 MP72 MP71 MP70 MP63 MP62 MP61 MP60 0x0000

Tabla 53.

Nombre del bit Descripción

MPx[3:0] Establezca la función de cada pin multipropósito.
MPx[3:0] Configuración

1111 Entrada auxiliar del ADC (ver Tabla 62)

1110 Reservado
1101 Reservado
1100 Puerto de datos en serie: invertido (consulte la Tabla 64)
1011 Salida de colector abierto—invertida
1010 Salida GPIO—invertida
1001 Entrada GPIO, sin rebote (invertida)
1000 Entrada GPIO, sin rebotes (invertida)
0111 N/A
0110 Reservado
0101 Reservado
0100 Puerto de datos en serie (ver Tabla 64)
0011 Salida de colector abierto
0010 Salida GPIO
0001 Entrada GPIO, sin rebote
0000 Entrada GPIO, sin rebote

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Ficha de datos ADAU1701

2082 (0x0822)—CONTROL DE POTENCIA Y ADC AUXILIAR

Tabla 54. Mapa de bits de control de potencia y ADC auxiliar

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado
RSVD RSVD RSVD RSVD RSVD RSVD FIL1 FIL0 AAPD VBPD VRPD RSVD D0PD D1PD D2PD D3PD 0x0000

Tabla 55.

Nombre del bit Descripción

EN[1:0] Filtrado ADC auxiliar
EN[1:0] Configuración

00 Histéresis de 4 bits (nivel de 12 bits)

01 Histéresis de 5 bits (nivel de 12 bits)
10 Filtro e histéresis anulados
11 Filtro de paso bajo omitido
A.A.P.D. Apagado del ADC (ambos ADC)
Departamento de policía de Virginia
Apagado del búfer de referencia de voltaje
Departamento de Policía de VR
Apagado por referencia de voltaje
D0PD Apagado del DAC0
D1PD Apagado del DAC1
D2PD Apagado del DAC2
D3PD Apagado del DAC3

2084 (0x0824)—HABILITACIÓN DE ADC AUXILIAR

Tabla 56. Mapa de bits de habilitación del ADC auxiliar

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

AAEN RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000

Tabla 57.

Nombre del bit Descripción

AAEN Habilitar el ADC auxiliar

2086 (0x0826)—APAGADO DEL OSCILADOR

Tabla 58. Mapa de bits de apagado del oscilador

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Por defecto

RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD OPD RSVD RSVD 0x0000

Tabla 59.

Nombre del bit Descripción

Departamento de Policía de Oakland Apagado del oscilador. Apague el oscilador.

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ADAU1701 Ficha de datos

2087 (0x0827)—CONFIGURACIÓN DEL DAC

Para inicializar correctamente los DAC, los bits DS[1:0] en este registro deben establecerse en 01.

Tabla 60. Mapa de bits de configuración del DAC

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Predeterminado

RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD DS1 DS0 0x0000

Tabla 61.

Nombre del bit Descripción

DS[1:0] Configuración del DAC.

DS[1:0] Configuración

00 Reservado
01 Inicializar DAC
10 Reservado
11 Reservado

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Ficha de datos ADAU1701

PINES MULTIUSOS
El ADAU1701 Tiene 12 pines multipropósito (MP) que se pueden programar PVDD suministra 3,3 V a la entrada analógica del ADC auxiliar. El núcleo digital del
individualmente para usarse como entradas y salidas de datos en serie, entradas/ ADC auxiliar se alimenta con la señal DVDD de 1,8 V.
salidas de control digital hacia y desde el núcleo SigmaDSP, o entradas al
ADC auxiliar de 4 canales. Estos pines permiten que el ADAU1701... Para usar
Tabla 62. Mapeo de ADC auxiliar de pin multipropósito Pin multipropósito
con ADC y DAC externos. También utilizan entradas analógicas o digitales para
Función
controlar ajustes como el volumen, o señales digitales de salida para activar
MP0 N/A
indicadores LED. Cada pin MP tiene una resistencia pull­up interna de 15 kΩ.
MP1 N/A
MP2 ADC1
MP3 ADC2
ADC AUXILIAR MP4 N/A
MP5 N/A
El ADAU1701 Cuenta con un convertidor analógico­digital (ADC) auxiliar de 4 canales
MP6 N/A
y 8 bits que puede utilizarse junto con un potenciómetro para controlar el volumen, el
MP7 N/A
tono u otros parámetros del programa DSP. Cada uno de los cuatro canales se
MP8 ADC3
muestrea a la frecuencia de muestreo de audio (fS).
MP9 ADC0
La entrada a escala completa de este ADC es de 3,0 V, por lo que el tamaño del paso
MP10 N/A
es de aproximadamente 12 mV (3,0 V/256 pasos). La resistencia de entrada del ADC es
MP11 N/A
de aproximadamente 30 kΩ. La Tabla 62 indica los cuatro pines MP asignados a los
cuatro canales del ADC auxiliar. El ADC auxiliar se habilita para estos pines escribiendo
1111 en la sección correspondiente de los registros de configuración de pines PINES DE ENTRADA/SALIDA DE PROPÓSITO GENERAL
multipropósito. Los pines de entrada/salida de propósito general (GPIO) pueden usarse como

El ADC auxiliar se activa configurando el bit AAEN del registro de habilitación del ADC entradas o salidas. Estos pines son legibles y se pueden configurar a través de la

auxiliar (consulte la Tabla 57). interfaz de control o directamente desde el núcleo SigmaDSP. Al configurarse como
entradas, estos pines pueden usarse con interruptores pulsadores o codificadores
El ruido en la entrada del ADC puede provocar que la salida digital varíe constantemente
rotatorios para controlar la configuración del programa DSP.
en unos pocos bits menos significativos. Si el ADC auxiliar se utiliza para controlar
Las salidas digitales se pueden utilizar para controlar LED o lógica externa para
el volumen, este cambio constante provoca pequeñas fluctuaciones de ganancia.
indicar el estado de señales internas y controlar otros dispositivos.
Para evitar esto, agregue un filtro de paso bajo o histéresis a la ruta de señal del ADC
Ejemplos de este uso incluyen indicar sobrecarga de señal, señal presente y
auxiliar habilitando cualquiera de las funciones en el ADC auxiliar y el registro de control
confirmación de pulsación de botón.
de potencia (2082), como se describe en la Tabla 55. El filtro está habilitado de
manera predeterminada cuando el ADC auxiliar está habilitado. Cuando se configura como salida, cada pin suele manejar 2 mA. Esta corriente es

Cuando se leen datos de los registros ADC auxiliares, hay dos bytes (12 bits de datos, suficiente para alimentar directamente algunos LED de alta eficiencia.

más los LSB rellenados con ceros) disponibles gracias a este filtrado. Los LED estándar requieren alrededor de 20 mA de corriente y pueden
controlarse desde una salida GPIO con un transistor o búfer externo.

20 kΩ Debido a los problemas que podrían surgir al activar o desactivar

AL ADC
PIN DE ENTRADA
S2
simultáneamente una gran corriente en varios pines, se debe tener cuidado
1,8 pF
al diseñar la aplicación para evitar conectar LED de alta eficiencia
S1 directamente a muchos o todos los pines MPx. Si se requieren muchos
LED, utilice un controlador externo.
10 kΩ
06412­030

Cuando los pines GPIO se configuran como salidas de colector abierto, se deben

Figura 31. Circuito de entrada auxiliar del ADC elevar a un voltaje máximo de 3,3 V (el voltaje en IOVDD).

La Figura 31 muestra el circuito de entrada del ADC auxiliar. El interruptor S1 habilita

el ADC auxiliar y se activa mediante el bit 15 del registro de habilitación del ADC PUERTOS DE ENTRADA/SALIDA DE DATOS EN SERIE

auxiliar. El interruptor de muestreo, S2, opera a la frecuencia de muestreo de audio. Los puertos de entrada y salida de datos en serie flexibles del ADAU1701
Puede configurarse para aceptar o transmitir datos en formato de 2

Los registros de datos auxiliares del ADC se pueden escribir directamente después de
canales o en un flujo TDM de 8 canales. Los datos se procesan en

configurar la AACW en el registro de control del núcleo del DSP. En este modo, no
complemento a dos, con MSB primero. El campo de datos del canal

se escriben los voltajes de las entradas analógicas en los registros, sino que los datos
izquierdo siempre precede al del canal derecho en los flujos de 2
canales. En el modo TDM, las ranuras 0 a 3 se encuentran en la primera
se escriben desde el puerto de control.
mitad de la trama de audio, y las ranuras 4 a 7 en la segunda. El modo
TDM permite usar menos pines multipropósito, liberando más pines
para otras funciones. Los modos serie se configuran en los registros de
control de entrada y salida serie.
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ADAU1701 Ficha de datos

Los relojes de datos en serie deben estar sincronizados con el ADAU1701 El puerto de entrada se configura en el registro de control de entrada serie (Tabla 50), y la

entrada de reloj maestro. configuración del puerto de salida correspondiente se controla mediante el registro de control

de salida serie (Tabla 48). Los relojes del puerto de entrada funcionan solo como esclavos,
El registro de control de entrada permite controlar la polaridad del reloj y los modos de
mientras que los relojes del puerto de salida pueden configurarse para funcionar como
entrada de datos. Los formatos de datos válidos son I S , justificado a la izquierda,
maestros o esclavos. Los pines INPUT_LRCLK (MP4) e INPUT_BCLK (MP5) se utilizan
justificado a la derecha (24/20/18/16 bits) y TDM de 8 canales. En todos los modos, excepto
para sincronizar las señales SDATA_INx (MP0 a MP3), y los pines OUTPUT_LRCLK
en el justificado a la derecha, el puerto serie acepta un número arbitrario de bits hasta un límite
(MP10) y OUTPUT_BCLK (MP11).
de 24. Los bits adicionales no causan error, pero se truncan internamente. El correcto

funcionamiento de los modos justificados a la derecha requiere exactamente 64 BCLK por

Se utilizan para sincronizar las señales SDATA_OUTx (MP6 a MP9).
trama de audio. Los datos TDM se introducen en SDATA_IN0. El LRCLK en modo TDM puede

introducirse en el ADAU1701. ya sea como un reloj de ciclo de trabajo 50/50 o como un Si se conecta un ADC externo como esclavo al ADAU1701, Utilice los relojes de los puertos

pulso de ancho de bit. de entrada y salida. Los pines OUTPUT_LRCLK (MP10) y OUTPUT_BCLK (MP11) deben

estar configurados en modo maestro y conectados externamente a los pines INPUT_LRCLK

En modo TDM, el ADAU1701 Puede ser un maestro para datos de 48 kHz y 96 kHz, pero no (MP4) e INPUT_BCLK (MP5), así como a los pines de entrada de reloj del ADC externo. Los

datos se envían desde el ADC externo al SigmaDSP a través de uno de los cuatro pines
para datos de 192 kHz. La Tabla 63 enumera los modos en que puede funcionar el puerto de
SDATA_INx (MP0 a MP3).
salida serie.

Tabla 63. Capacidades del modo maestro/esclavo del puerto de salida serie
Las conexiones a un DAC externo se gestionan exclusivamente con los pines del puerto de
Modos de 2 canales
salida. Los pines OUTPUT_LRCLK y OUTPUT_BCLK pueden configurarse para funcionar
(I2S, justificado a la izquierda,
como maestros o esclavos, y los pines SDATA_OUTx se utilizan para enviar datos desde
fS Justificado a la derecha) TDM de 8 canales
el SigmaDSP al DAC externo.
48 kHz Amo y esclavo Amo y esclavo
96 kHz Amo y esclavo Amo y esclavo
192 kHz Amo y esclavo Solo esclavos La Tabla 65 describe las configuraciones adecuadas para los formatos de datos de audio
estándar.

Los registros de control de salida permiten al usuario controlar las polaridades, Tabla 64. Funciones del puerto de datos seriales de pines multipropósito
frecuencias y tipos de reloj, y el formato de los datos. En total Función
Pin multiusos
En todos los modos, excepto los justificados a la derecha (MSB con retardo de 8, MP0 SDATA_IN0/TDM_IN
12 o 16 bits), el puerto serie acepta un número arbitrario de bits hasta un límite MP1 SDATA_IN1
de 24. Los bits adicionales no causan error, pero se truncan internamente. El MP2 SDATA_IN2
correcto funcionamiento de los modos justificados a la derecha requiere que el MP3 SDATA_IN3
LSB se alinee con el borde del LRCLK. La configuración predeterminada de todos MP4 INPUT_LRCLK (solo esclavo)
los registros de control del puerto serie corresponde a la I de 2 canales. MP5 INPUT_BCLK (solo esclavo)
2
Modo S. Todas las configuraciones de registro se aplican tanto al modo maestro como MP6 Salida SDATA_0/Salida TDM
al esclavo a menos que se indique lo contrario.
MP7 Salida SDATA1

La función de cada pin multipropósito en el modo de puerto de datos en serie se muestra en la MP8 Salida SDATA2

Tabla 64. Los pines MP0 a MP5 admiten la entrada de datos digitales al ADAU1701. Los MP9 Salida SDATA3

pines MP6 a MP11 gestionan la salida de datos digitales del DSP. La configuración de los MP10 OUTPUT_LRCLK (maestro o esclavo)

datos en serie... MP11 OUTPUT_BCLK (maestro o esclavo)

Tabla 65. Configuraciones de formato de datos

LRCLK
Formato Polaridad LRCLK Polaridad tipo BCLK Posición MSB

I 2 S (Figura 32) El marco comienza en el borde descendente del reloj Cambios de datos en el borde descendente Retrasado desde el borde LRCLK
por 1 BCLK
Justificado a la izquierda (Figura 33) El marco comienza en el borde ascendente Reloj Cambios de datos en el flanco descendente Alineados con el flanco LRCLK
Justificado a la derecha (Figura 34) El marco comienza en el borde ascendente Reloj Cambios de datos en el borde descendente Retrasado desde el borde LRCLK
por 8, 12 o 16 BCLK
TDM con reloj (Figura 35) El marco comienza en el flanco descendente Reloj Cambios de datos en flanco descendente Retrasado desde el inicio del reloj de palabras
por 1 BCLK
TDM con pulso (Figura 36) El marco comienza en el borde ascendente Legumbres Cambios de datos en flanco descendente Retrasado desde el inicio del reloj de palabras
por 1 BCLK

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Ficha de datos ADAU1701

LRCLK CANAL IZQUIERDO

CANAL DERECHO

BCLK

Datos SDATA MSB LSB MSB LSB

06412­031
1/FS

Figura 32. Modo I2 S: 16 bits a 24 bits por canal

CANAL IZQUIERDO CANAL DERECHO

LRCLK
BCLK

Datos SDATA
MSB LSB MSB LSB

06412­032
1/FS

Figura 33. Modo justificado a la izquierda: de 16 bits a 24 bits por canal

CANAL DERECHO
LRCLK CANAL IZQUIERDO
BCLK

Datos SDATA MSB LSB MSB LSB

06412­033
1/FS

Figura 34. Modo justificado a la derecha: de 16 bits a 24 bits por canal

LRCLK

256 BCLK

BCLK
32 BCLK

DATOS RANURA 1 RANURA 2 RANURA 3 RANURA 4 RANURA 5 RANURA 6 RANURA 7 RANURA 8

LRCLK

BCLK

06412­034
MSB MSB–1 MSB–2 DATOS

Figura 35. Modo TDM

LRCLK

BCLK

MSB TDM MSB TDM

Datos SDATA CH 8º
0 CH

RANURA 0 RANURA 1 RANURA 2 RANURA 3 RANURA 4 RANURA 5 RANURA 6 RANURA 7

06412­035

32
BCLK

Figura 36. Modo TDM con reloj de pulsos

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ADAU1701 Ficha de datos

RECOMENDACIONES DE DISEÑO
COLOCACIÓN DE PIEZAS Todas las pistas del circuito del oscilador de cristal (Figura 14) deben ser lo más
cortas posible para minimizar la capacitancia parásita. Además, evite conectar pistas
Las resistencias de voltaje a corriente de entrada del ADC y la resistencia de
largas a cualquiera de estos componentes.
ajuste de corriente del ADC deben colocarse lo más cerca posible de los pines de
porque dichos rastros pueden afectar el arranque y el funcionamiento del cristal.
entrada 2, 3 y 4.

Todos los capacitores de derivación de 100 nF, que se recomiendan para cada par
TOMA DE TIERRA

de alimentación/tierra analógico, digital y PLL, deben colocarse lo más cerca posible Se debe utilizar un único plano de tierra en el diseño de la aplicación.
del ADAU1701. Las señales de 3,3 V y 1,8 V en la placa también deben evitarse Los componentes en una ruta de señal analógica deben ubicarse lejos de las
con un solo condensador en masa (10 μF a 47 μF). señales digitales.

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Ficha de datos ADAU1701

ESQUEMAS DE APLICACIÓN TÍPICOS

MODO DE ARRANQUE AUTOMÁTICO

U1
ADAU1701

06412­036

Figura 37. Esquema del modo de arranque automático

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ADAU1701 Ficha de datos

I2 C CONTROL

U1
ADAU1701

06412­037

Figura 38. Esquema de control I 2C

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Ficha de datos ADAU1701

CONTROL SPI

U1
ADAU1701

06412­038

Figura 39. Esquema de control SPI

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ADAU1701 Ficha de datos

DIMENSIONES DEL ESQUEMA

9.20
0,75 9,00 pies cuadrados

1.60
0.60 MÁXIMO
8.80
0.45 48 37
1 36

PIN 1
7.20
VISTA SUPERIOR 7,00 pies cuadrados
1.45
0,20 (PINCHOS ABAJO)
6.80
1.40
0.09
1.35
7°
3,5° 12 25
0,15 0° 13 24
ASIENTOS
0,05 0.08 0,27
AVIÓN VISTA A
COPLANARIEDAD 0,50
BSC 0,22
LEAD PITCH 0,17
VISTA A
ROTADO 90° EN HORA CONTRARIA A LAS IZQUIERDAS

051706­
CUMPLE CON LAS NORMAS JEDEC MS­026­BBC

A
Figura 40. Paquete plano cuádruple de perfil bajo de 48 derivaciones [LQFP]
(ST­48)
Dimensiones mostradas en milímetros.

GUÍA DE PEDIDOS
Modelo1 Rango de temperatura Descripción del paquete Opción de paquete
ADAU1701JSTZ 0°C a +70°C LQFP de 48 derivaciones ST­48
ADAU1701JSTZ­RL 0°C a +70°C LQFP de 48 derivaciones en cinta y carrete de 13” ST­48
EVAL­ADAU1401EBZ Junta de evaluación
EVAL­ADAU1701MINIZ Junta de evaluación

1 Z = Pieza compatible con RoHS.

I 2C se refiere a un protocolo de comunicaciones desarrollado originalmente por Philips Semiconductors (ahora NXP Semiconductors).

©2007–2016 Analog Devices, Inc. Todos los derechos reservados. Marcas comerciales y
Las marcas registradas son propiedad de sus respectivos dueños.
D06412­0­5/16(C)

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Electrónica Mouser

Distribuidor autorizado

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Dispositivos analógicos Inc.:

ADAU1701JSTZ­RL ADAU1701JSTZ EVAL­ADAU1701MINIZ