UNIVERSIDAD NACIONAL DE INGENIERÍA

FACULTAD DE INGENIERÍA ELÉCTRICA Y

ELECTRÓNICA

SITEMAS MICROELECTRÓNICOS INTEGRADOS

LABORATORIO Nº 1
“LAYOUT DE TRANSISTORES MOS”
Nombres: Luis Gustavo
Apellidos: Gonzales Aquino
Código: 20204134J
Docente: Ruben Virgilio Alarcon Matutti
Ciclo: 2025-1
Lima – Perú
INFORME:
En el programa microwind y de forma manual, hacer el “layout” (diseño físico) de los
transistores, tal que las dimensiones estén en el intervalo: L= [20 micras hasta 22 micras],
W= [25 micras hasta 27 micras].
Verifique que el microwind este en la tecnología de 0.25 micras y configure para el
modelo shichman hodges (nivel 1). Para el transistor MOS tipo N y el transistor MOS
tipo P. Responda en detalle lo siguiente:
A) TRANSISTOR N-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique el tipo de
transistor, los terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.
Solución:
El modelo Shichman-Hodges (Nivel 1) es un modelo matemático simplificado que
describe el comportamiento de los transistores MOS.
Terminales NMOS:
• Drain (D): El drenador es el punto de extracción de electrones.
• Source (S): La fuente es el punto de inyección de electrones.
• Gate (G): La compuerta es el electródo que controla la conductividad del canal.
• Bulk (B): Sustrato.

Fig. 1. Estructura Física de un transistor NMOS

Layout en Microwind
 Fig. 2. Dimensiones MOS

Fig. 3. Estructura de un transistor NMOS en Microwind

El layout generado en Microwind representa la estructura física de un transistor NMOS,
un componente fundamental en circuitos integrados CMOS.
1. Drain (Drenador):
• El drenador se identifica como la región donde se extrae la corriente del transistor.
Físicamente, el drenador es una región de silicio tipo N+ altamente dopada,
diseñada para facilitar la extracción de electrones.
• La corriente que fluye a través del drenador está controlada por el voltaje aplicado
a la compuerta (Gate).
2. Source (Fuente):
 • La fuente es la región desde donde se suministran los electrones al canal del
transistor. Al igual que el drenador, la fuente es una región de silicio tipo N+
altamente dopada.
3. Gate (Compuerta):
• La compuerta (Gate) es la región central que controla la conductividad del canal.
• La compuerta está separada del canal por una capa delgada de óxido de silicio
(SiO2), que actúa como un aislante.
• Físicamente, la compuerta esta construida de un material conductor, comunmente
polisilicio.
• Al variar el voltaje de la compuerta, se controla la cantidad de corriente que fluye
a través del transistor.
4. Bulk (Sustrato):
• El sustrato (Bulk) es el material semiconductor base sobre el cual se construye el
transistor.
• En un transistor NMOS, el sustrato es de tipo P.
• Generalmente en los layout, el Bulk, esta conectado a tierra.

Regiones de Operación:
1. Región de Corte (𝑽𝑮𝑺 < 𝑽𝒕):
• En esta región, el voltaje de la compuerta (Vgs) es insuficiente para crear un canal
de inversión entre la fuente y el drenaje.
• El voltaje umbral (Vt) representa la barrera electrostática que debe superarse para
que se forme el canal.
𝐼𝐷𝑆 = 0
2. Región Lineal (𝑽𝑫𝑺 < 𝑽𝑮𝑺 − 𝑽𝒕):
• A medida que Vgs supera a Vt, se forma un canal de inversión, permitiendo el
flujo de corriente.
• En esta región, el transistor se comporta como una resistencia controlada por
voltaje.
• La corriente de drenaje (Id) es proporcional al voltaje drenaje-fuente (Vds) y a la
diferencia entre Vgs y Vt.
• El parámetro β (ganancia del transistor) depende de la movilidad de los
portadores, la capacitancia del óxido de compuerta y la relación entre el ancho
(W) y la longitud (L) del canal.
 𝐾𝑝 𝑊
𝐼𝐷𝑆 = [(𝑉𝐺𝑆 − 𝑉𝑇𝑂 )𝑉𝐷𝑆 − 𝑉𝐷𝑆 ²/2]
𝐿
o β = 𝐾𝑝 𝑊/𝐿
o W = ancho del canal.
o L = longitud del canal.
3. Región de Saturación (𝑽𝒅𝒔 ≥ 𝑽𝒈𝒔 − 𝑽𝒕):
• A medida que Vds aumenta, el canal se "estrangula" cerca del drenaje, y la
corriente se satura.
• En esta región, Id se vuelve independiente de Vds y depende principalmente de
Vgs.
• El transistor se comporta como una fuente de corriente controlada por voltaje.
• Esta región es crucial para aplicaciones de amplificación.
1 𝐾𝑝 𝑊
𝐼𝐷𝑆 = (𝑉𝐺𝑆 − 𝑉𝑡)²
2 𝐿

Fig. 4. Regiones de Saturación de un MOSFET

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los valores y muestre en su layout con líneas punteadas los
parámetros de dimensiones del layout L y W. Elegir la frecuencia adecuada para la
simulación.
Fig. 5. Características estáticas (Id vs Vd)

Fig. 6. Características estáticas (Id vs Vd)

Fig.7. Comportamiento dinámico

Fig. 8. Vista de corte

 Fig. 9. Vista 3D

Fig. 10. Vista con mediciones

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea.
Usando esta descripción: identifique los valores y verifique las dimensiones L y W de
transistor, muestre en el layout con líneas punteadas la ubicación de las capacidades
parasitas y su valor.

Este archivo .cir (SPICE) describe un circuito diseñado en Microwind, enfocándose en

la simulación de un transistor NMOS.

Descripción Línea por Línea:

1. CIRCUIT C:\Users\lucho\Downloads\Laboratorio1.MSK
o Indica la ubicación del archivo de diseño de Microwind (.MSK) que
generó este archivo SPICE.
2. * IC Technology: ST 0.25µm - 6 Metal
o Comentario que especifica la tecnología de fabricación:
STMicroelectronics 0.25 µm con 6 capas de metal.
3. VDD 1 0 DC 2.50
o Define una fuente de voltaje DC (corriente continua) llamada VDD,
conectada entre los nodos 1 y 0 (tierra), con un valor de 2.50 V.
4. VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
o Define una fuente de voltaje de pulso (PULSE) llamada VVdrain,
conectada entre los nodos 3 y 0.
▪ 0.00: Voltaje inicial del pulso.
▪ 2.50: Voltaje máximo del pulso.
▪ 2.00N: Tiempo de retardo antes del primer pulso (2 ns).
▪ 0.05N: Tiempo de subida del pulso (0.05 ns).
▪ 0.05N: Tiempo de bajada del pulso (0.05 ns).
▪ 2.00N: Duración del pulso en nivel alto (2 ns).
▪ 4.10N: Periodo del pulso (4.1 ns).
5. VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
o Define una fuente de voltaje de pulso llamada VVgate, conectada entre
los nodos 4 y 0.
▪ Similar a VVdrain, define los parámetros del pulso aplicado a la
compuerta.
6. * List of nodes
o Comentario que indica la lista de nodos.
7. * "Vsource" corresponds to n°2
o Asigna el nodo 2 a la fuente (Vsource) del transistor.
8. * "Vdrain" corresponds to n°3
o Asigna el nodo 3 al drenador (Vdrain) del transistor.
9. * "Vgate" corresponds to n°4
o Asigna el nodo 4 a la compuerta (Vgate) del transistor.
10. * MOS devices
o Indica la sección de dispositivos MOS.
11. MN1 3 4 2 0 TN W=25.13U L=21.63U
o Define un transistor NMOS llamado MN1.
▪ 3: Nodo del drenador.
▪ 4: Nodo de la compuerta.
 ▪ 2: Nodo de la fuente.
▪ 0: Nodo del sustrato (tierra).
▪ TN: Nombre del modelo del transistor NMOS.
▪ W=25.13U: Ancho del canal (25.13 µm).
▪ L=21.63U: Longitud del canal (21.63 µm).
12. C2 2 0 17.303fF
o Define un capacitor parásito C2 entre la fuente y tierra (17.303 fF).
13. C3 3 0 12.289fF
o Define un capacitor parásito C3 entre el drenador y tierra (12.289 fF).
14. C4 4 0 48.440fF
o Define un capacitor parásito C4 entre la compuerta y tierra (48.440 fF).
15. * n-MOS Model 1 :
o Indica el modelo del transistor NMOS.
16. .MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
o Define el modelo del transistor NMOS (TN) usando el modelo de nivel 1
(Shichman-Hodges).
▪ VTO=0.45: Voltaje umbral (0.45 V).
▪ KP=300.000E-6: Ganancia de transconductancia (300 µA/V²).
17. +GAMMA=0.400 PHI=0.200
o Define parámetros adicionales del modelo.
▪ GAMMA=0.400: Parámetro de efecto de cuerpo.
▪ PHI=0.200: Potencial de superficie.
18. * p-MOS Model 1:
o Indica el modelo del transistor PMOS.
19. .MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
o Define el modelo del transistor PMOS (TP).
20. +GAMMA=0.400 PHI=0.200
o Define parámetros adicionales del modelo PMOS.
21. * Transient analysis
o Indica la sección de análisis transitorio.
22. .TEMP 27.0
o Define la temperatura de simulación (27 °C).
23. .TRAN 0.80PS 20.00N
o Define el análisis transitorio.
▪ 0.80PS: Paso de tiempo de simulación (0.8 ps).
▪ 20.00N: Tiempo total de simulación (20 ns).
24. .PROBE
o Habilita la visualización de formas de onda.
25. .END
o Fin del archivo SPICE.

Dimensiones:
Dimensiones del transistor:
• Ancho (W): 25.13 µm.
• Longitud (L): 21.63 µm.
Capacidades parásitas:
• C2 (fuente-tierra): 17.303 fF.
 • C3 (drenador-tierra): 12.289 fF.
• C4 (compuerta-tierra): 48.440 fF.

Fig. 11. Capacitancias Parásitas

4) Proponga un procedimiento, teórico y mediante simulación, para hallar la “resistencia

de encendido” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges (nivel 1) y use los parámetros típicos de
acuerdo a su layout (archivo *.cir).
- En la curva de característica estática, para el cálculo mediante simulación, considere el
punto de inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y mediante simulación) e
interprete la causa de la posible diferencia.
Resistencia de encendido
La resistencia de encendido (denotada como 𝑅𝑜𝑛 ) de un transistor, particularmente un
MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), es la resistencia que
presenta el transistor entre sus terminales de drenador (Drain) y fuente (Source) cuando
el transistor está activado o "encendido" y operando en su región lineal (también conocida
como región óhmica o triodo).

Por ejemplo, si el transistor está operando como un interruptor controlado por voltaje (en
la compuerta o Gate). Cuando se aplica un voltaje adecuado a la compuerta para
"encender" el transistor, este permite el flujo de corriente entre el drenador y la fuente.
Idealmente, un interruptor perfecto tendría una resistencia de 0 Ω cuando está cerrado.
Sin embargo, en la realidad, el canal conductor que se forma en el transistor cuando está
encendido tiene una resistencia no nula, y esa es la resistencia de encendido (𝑅𝑜𝑛 ).

Procedimiento Teórico para Hallar la Resistencia de Encendido (Modelo Shichman-

Hodges - Nivel 1):
El modelo Shichman-Hodges (Nivel 1) proporciona una aproximación para la corriente
de drenaje (ID) en la región lineal:
2
𝐾𝑝 𝑊 𝑉𝐷𝑆
𝐼𝐷 = )𝑉
[(𝑉𝐺𝑆 − 𝑉𝑇𝑂 𝐷𝑆 − ]
𝐿 2
𝑅𝑜𝑛 = 𝑉𝐷𝑆 /𝐼𝐷

o W = Ancho del canal.

o L = Longitud del canal.
o 𝐾𝑃 = Ganancia de transconductancia
o 𝑉𝑇𝑂 = Voltaje de umbral del transistor
o 𝑉𝐷𝑆 = Voltaje drenador-fuente
o 𝑉𝐺𝑆 = Voltaje compuerta-fuente

Parámetros obtenidos del layout (NMOS)

Según el SPICE (*.cir) estos son los parámetros:
- 𝑊 = 25.13 𝜇𝑚
- 𝐿 = 21.63 𝜇𝑚
- 𝑉𝑇𝑂 = 0.45: Voltaje umbral (0.45 V).
 - 𝐾𝑃 = 300 𝜇𝐴/𝑉 2 : Ganancia de transconductancia

Procedimiento experimental:
Simulación de la Característica Estática (Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 ):
Los pasos para seguir son los siguientes:
• Variar el voltaje 𝑉𝐷𝑆 desde 0 V hasta un valor pequeño (suficiente para estar en la
región lineal, pero antes de la saturación).
• Fijar el voltaje 𝑉𝐺𝑆 a un valor constante que encienda el transistor (por ejemplo,
𝑉𝐷𝐷 ).
• Simular y obtén la curva de 𝐼𝐷 en función de 𝑉𝐷𝑆 .
• Identificar el punto de inflexión.

Cuando 𝑉𝐺𝑆 = 2.5:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
2.5 1.82 736.05 2472.658

Fig. 12. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = 2.5V

Cuando 𝑉𝐺𝑆 = 2:
𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
2 1.38 420.39 3282.666
 Fig. 13. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = 2V

Cuando 𝑉𝐺𝑆 = 1.5:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
1.5 0.90 190.00 4736.842

Fig. 14. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = 1.5V

Cuando 𝑉𝐺𝑆 = 1:
𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
1 0.39 46.38 8408.797
 Fig. 15. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = 1V

Procedimiento teórico:
Teniendo en cuenta los siguientes valores:
Kp 300
W 25.13
L 21.63
Vto 0.45

Se calcularon los valores teóricos mediante el modelo Shichman-Hodges (Nivel 1).

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
2.5 1.82 723.158447 2516.738
2 1.38 413.65165 3336.140
1.5 0.9 188.213592 4781.801
1 0.39 48.2558738 8081.918

Compare los valores de resistencia obtenidos:

La siguiente tabla resume los valores de corriente de drenaje (ID) y resistencia de
encendido (Ron) obtenidos experimentalmente (Exp) y teóricamente (Teor) para
diferentes voltajes de compuerta-fuente (VGS) y drenaje-fuente (VDS), junto con el error
porcentual entre ambos valores:
 𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
Exp Exp Teor Teor Error (%) Error (%)
2.5 1.82 736.05 2472.658 723.158 2516.738 1.783 1.751
2 1.38 420.39 3282.666 413.652 3336.140 1.629 1.603
1.5 0.9 190 4736.842 188.214 4781.801 0.949 0.940
1 0.39 46.38 8408.797 48.256 8081.918 3.887 4.045

En general, se observa una buena concordancia entre los valores de corriente de drenaje
(ID) y resistencia de encendido (Ron) obtenidos experimentalmente y los calculados
teóricamente, ya que los errores porcentuales se mantienen relativamente bajos en la
mayoría de los puntos de operación.

Posibles Causas de las Diferencias:

• Simplificaciones del Modelo Shichman-Hodges (Nivel 1): Como se mencionó
anteriormente, este modelo es una representación de primer orden y no incluye
varios efectos de segundo orden que están presentes en los transistores reales.
Estos efectos pueden volverse más significativos en ciertos puntos de operación:
o Modulación de la longitud del canal: Aunque se está operando en la región
lineal (VDS<VGS−Vt), una pequeña modulación de la longitud del canal
podría influir ligeramente en la corriente, especialmente a voltajes de VGS
más bajos donde el margen sobre Vt es menor.
o Dependencia de la movilidad con el campo eléctrico: El modelo asume
una movilidad constante de los portadores. En la realidad, la movilidad
puede disminuir con campos eléctricos más altos, lo que afectaría la
ganancia del transistor (β) y, por lo tanto, la corriente y la resistencia.
o Efecto de velocidad de saturación: Aunque se busca operar en la región
lineal, cerca del límite con la saturación, los portadores podrían estar
acercándose a su velocidad de saturación, lo que desviaría el
comportamiento del modelo lineal.
A) TRANSISTOR P-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique el tipo de
transistor, los terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.
Solución:
Al igual que para el NMOS, el modelo Shichman-Hodges (Nivel 1) nos proporciona una
base matemática simplificada para entender el comportamiento del transistor PMOS. Sin
embargo, la naturaleza de los portadores de carga y las polaridades de voltaje son
inversas.

Terminales PMOS:
• Drain (D): Al igual que en el NMOS, el drenador es un terminal donde la
corriente fluye hacia el transistor en operación normal (extracción de huecos, en
contraposición a la extracción de electrones en el NMOS).
• Source (S): De manera análoga al NMOS, la fuente es el terminal que suministra
los portadores de carga al canal. En el PMOS, esta es la fuente de huecos (mientras
que en el NMOS era la fuente de electrones).
• Gate (G): La compuerta mantiene su rol fundamental como el electrodo que
controla la conductividad del canal a través del campo eléctrico generado por el
voltaje aplicado.
• Bulk (B): El sustrato juega un papel similar en ambos tipos de transistores, aunque
su tipo de dopado es diferente (N para PMOS, P para NMOS) y sus conexiones
en el circuito suelen variar para evitar la activación de diodos parásitos.
 Fig. 16. Estructura Física de un transistor PMOS

Layout en Microwind

Fig. 17. Dimensiones PMOS

 Fig. 18. Estructura de un transistor PMOS en Microwind

Regiones de Operación:
Ecuaciones del modelo (Reflejando la Inversión):
• Saturación: Id = -β/2 (Vgs - Vt)² (|Vds| ≥ |Vgs - Vt|). Nuevamente, la forma
cuadrática es similar al NMOS, pero con el signo negativo para la corriente.
El voltaje umbral (Vt) es también negativo para un PMOS de
enriquecimiento.

1. Región de Corte (𝑽𝑮𝑺 < 𝑽𝒕):

• Similar al NMOS, no hay conducción si el voltaje compuerta-fuente no supera el
umbral, pero aquí las magnitudes son importantes debido a las polaridades
negativas.
• El voltaje umbral (Vt) representa la barrera electrostática que debe superarse para
que se forme el canal.
𝐼𝐷𝑆 = 0
2. Región Lineal (𝑽𝑫𝑺 < 𝑽𝑮𝑺 − 𝑽𝒕):
• La forma de la ecuación es similar a la del NMOS, pero con un signo negativo al
frente para indicar la dirección opuesta de la corriente (flujo de huecos). Tanto
Vgs como Vds son típicamente negativos en operación.
𝐾𝑝 𝑊
𝐼𝐷𝑆 = − [(𝑉𝐺𝑆 − 𝑉𝑇𝑂 )𝑉𝐷𝑆 − 𝑉𝐷𝑆 ²/2]
𝐿
o β = 𝐾𝑝 𝑊/𝐿
o W = ancho del canal.
o L = longitud del canal.
3. Región de Saturación (𝑽𝒅𝒔 ≥ 𝑽𝒈𝒔 − 𝑽𝒕):
• Nuevamente, la forma cuadrática es similar al NMOS, pero con el signo negativo
para la corriente. El voltaje umbral (Vt) es también negativo para un PMOS de
enriquecimiento.
1 𝐾𝑝 𝑊
𝐼𝐷𝑆 = − (𝑉𝐺𝑆 − 𝑉𝑡)²
2 𝐿

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de

corte, vista 3D, identifique los valores y muestre en su layout con líneas punteadas los
parámetros de dimensiones del layout L y W. Elegir la frecuencia adecuada para la
simulación.

Fig. 19. Características estáticas (Id vs Vd)

Fig. 20. Características estáticas (Id vs Vd)

Fig.21. Comportamiento dinámico

 Fig. 22. Vista de corte

Fig. 23. Vista 3D

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea.
Usando esta descripción: identifique los valores y verifique las dimensiones L y W de
transistor, muestre en el layout con líneas punteadas la ubicación de las capacidades
parasitas y su valor.

Este archivo .cir (SPICE) describe un circuito diseñado en Microwind, enfocándose en

la simulación de un transistor PMOS.

Descripción Línea por Línea:

1. CIRCUIT C:\Users\lucho\Downloads\Labo1-PMOS.MSK
 o Indica la ubicación del archivo de diseño de Microwind (.MSK) que
generó esta descripción SPICE. En este caso, se enfoca en un diseño con
un transistor PMOS.
2. * IC Technology: ST 0.25µm - 6 Metal
o Comentario que especifica la tecnología de fabricación utilizada:
STMicroelectronics de 0.25 µm con 6 capas de metal. Esta información
es crucial para entender las capacidades y limitaciones de los
dispositivos simulados.
3. VDD 1 0 DC 2.50
o Define una fuente de voltaje de corriente continua (DC) llamada VDD,
conectada entre el nodo 1 y el nodo 0 (tierra), con un valor de 2.50 V.
Este es el voltaje de alimentación del circuito.
4. VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
o Define una fuente de voltaje de pulso (PULSE) llamada VVdrain,
conectada entre el nodo 4 y el nodo 0. Esta señal se aplicará al drenador
del transistor PMOS. Los parámetros del pulso son:
▪ 0.00: Voltaje inicial del pulso (0 V).
▪ 2.50: Voltaje máximo del pulso (2.5 V).
▪ 2.00N: Tiempo de retardo antes del inicio del primer pulso (2 ns).
▪ 0.05N: Tiempo de subida del pulso (0.05 ns).
▪ 0.05N: Tiempo de bajada del pulso (0.05 ns).
▪ 2.00N: Duración del pulso en el nivel alto (2 ns).
▪ 4.10N: Periodo del pulso (4.1 ns).
5. VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
o Define una fuente de voltaje de pulso llamada VVgate, conectada entre el
nodo 5 y el nodo 0. Esta señal se aplicará a la compuerta del transistor
PMOS para controlar su estado. Los parámetros del pulso son similares a
VVdrain, pero con un retardo y duración diferentes.
6. * List of nodes
o Comentario que indica la sección donde se definen los nodos del
circuito.
7. * "Vsource" corresponds to n°3
o Asigna el nodo número 3 a la fuente (Vsource) del transistor PMOS.
8. * "Vdrain" corresponds to n°4
o Asigna el nodo número 4 al drenador (Vdrain) del transistor PMOS.
9. * "Vgate" corresponds to n°5
o Asigna el nodo número 5 a la compuerta (Vgate) del transistor PMOS.
10. * MOS devices
o Comentario que indica la sección donde se definen los dispositivos MOS
en el circuito.
11. MP1 4 5 3 1 TP W=25.38U L=21.50U
o Define el transistor PMOS llamado MP1.
▪ 4: Nodo del drenador.
▪ 5: Nodo de la compuerta.
▪ 3: Nodo de la fuente.
▪ 1: Nodo del sustrato (Bulk). En este caso, el Bulk del PMOS está
conectado al nodo 1, que está conectado a VDD (2.50 V). Esto es
típico para los PMOS en CMOS para evitar la activación de
diodos parásitos.
 ▪ TP: Nombre del modelo del transistor PMOS (definido más
adelante).
▪ W=25.38U: Ancho del canal del transistor (25.38 µm).
▪ L=21.50U: Longitud del canal del transistor (21.50 µm).
12. C2 1 0 207.014fF
o Define un capacitor parásito C2, conectado entre el nodo 1 (VDD) y el
nodo 0 (tierra), con un valor de 207.014 fF.
13. C3 3 0 16.782fF
o Define un capacitor parásito C3, conectado entre el nodo 3 (fuente del
PMOS) y el nodo 0 (tierra), con un valor de 16.782 fF.
14. C4 4 0 18.957fF
o Define un capacitor parásito C4, conectado entre el nodo 4 (drenador del
PMOS) y el nodo 0 (tierra), con un valor de 18.957 fF.
15. C5 5 0 48.375fF
o Define un capacitor parásito C5, conectado entre el nodo 5 (compuerta
del PMOS) y el nodo 0 (tierra), con un valor de 48.375 fF.
16. * n-MOS Model 1 :
o Comentario que indica la sección donde se define el modelo del
transistor NMOS. Aunque se define un modelo NMOS, no se utiliza
directamente para el transistor PMOS en este circuito.
17. .MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
o Define el modelo del transistor NMOS (TN) utilizando el modelo de
nivel 1 (Shichman-Hodges).
18. +GAMMA=0.400 PHI=0.200
o Define parámetros adicionales para el modelo NMOS.
19. * p-MOS Model 1:
o Comentario que indica la sección donde se define el modelo del
transistor PMOS.
20. .MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
o Define el modelo del transistor PMOS (TP) utilizando el modelo de nivel
1 (Shichman-Hodges).
▪ VTO=-0.45: Voltaje umbral (Vt) del transistor PMOS (-0.45 V).
El signo negativo es característico de los PMOS de
enriquecimiento.
▪ KP=120.000E-6: Ganancia de transconductancia (β) del transistor
PMOS (120 µA/V²). Este valor suele ser menor que el de los
NMOS en la misma tecnología debido a la menor movilidad de
los huecos.
21. +GAMMA=0.400 PHI=0.200
o Define parámetros adicionales para el modelo PMOS.
22. * Transient analysis
o Comentario que indica la sección donde se define el análisis transitorio
(simulación en el tiempo).
23. .TEMP 27.0
o Define la temperatura de simulación (27 °C).
24. .TRAN 0.80PS 20.00N
o Define los parámetros del análisis transitorio:
▪ 0.80PS: Paso de tiempo de simulación (0.8 picosegundos).
▪ 20.00N: Tiempo total de simulación (20 nanosegundos).
25. .PROBE
 o Habilita la función de "probe", que permite visualizar las formas de onda
de los voltajes y corrientes durante la simulación.
26. .END
o Indica el final del archivo SPICE.

Extracción de Dimensiones y Capacidades Parásitas del Transistor PMOS:

• Dimensiones del transistor PMOS (MP1):

o Ancho del canal (W): 25.38 µm.
o Longitud del canal (L): 21.50 µm.
• Capacidades parásitas asociadas al circuito (y potencialmente al PMOS):
o C2 (entre VDD y tierra): 207.014 fF.
o C3 (entre la fuente del PMOS y tierra): 16.782 fF.
o C4 (entre el drenador del PMOS y tierra): 18.957 fF.
o C5 (entre la compuerta del PMOS y tierra): 48.375 fF.

En el layout de Microwind, estas capacidades parásitas no se representan como

componentes discretos, sino que son inherentes a la estructura física del transistor y a
las interconexiones.

• C3 (Fuente-Tierra): Representa principalmente la capacitancia de la unión PN

entre la región fuente (P+) y el pozo N (donde se fabrica el PMOS), así como la
capacitancia de cualquier cableado conectado a la fuente hacia el sustrato o
VDD.
• C4 (Drenador-Tierra): De manera similar, representa la capacitancia de la unión
PN entre la región drenador (P+) y el pozo N, así como la capacitancia del
cableado conectado al drenador.
• C5 (Compuerta-Tierra): Representa la capacitancia entre la compuerta
(polisilicio) y el canal (a través del óxido de compuerta), así como la
capacitancia del cableado conectado a la compuerta hacia otras capas o el
sustrato.
• C2 (VDD-Tierra): Esta capacidad podría representar la capacitancia de
desacoplo de la fuente de alimentación o la capacitancia parásita entre las líneas
de alimentación y tierra en el layout general del circuito.
 Fig. 24. PMOS con capacitancias Parásitas

4) Proponga un procedimiento, teórico y mediante simulación, para hallar la “resistencia

de encendido” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges (nivel 1) y use los parámetros típicos de
acuerdo a su layout (archivo *.cir).
- En la curva de característica estática, para el cálculo mediante simulación, considere el
punto de inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y mediante simulación) e
interprete la causa de la posible diferencia.
Resistencia de encendido
La resistencia de encendido (Ron) de un transistor PMOS es la resistencia que presenta
el transistor entre sus terminales de drenador (Drain) y fuente (Source) cuando el
transistor está activado o "encendido" y operando en su región lineal (también conocida
como región óhmica o triodo).
Para un PMOS, esto ocurre cuando el voltaje compuerta-fuente (VGS) es
significativamente más negativo que el voltaje umbral (Vt, que es negativo para PMOS)
y la magnitud del voltaje drenaje-fuente (VDS) es pequeña (∣ 𝑉𝐷𝑆 ∣<∣ 𝑉𝐺𝑆 − 𝑉𝑡 ∣).
Al igual que en el NMOS, una Ron baja es deseable para minimizar las pérdidas de
potencia y la caída de voltaje a través del transistor cuando está conduciendo corriente.

Procedimiento Teórico para Hallar la Resistencia de Encendido (Modelo Shichman-

Hodges - Nivel 1):
El modelo Shichman-Hodges (Nivel 1) proporciona una aproximación para la corriente
de drenaje (ID) en la región lineal:
1 𝐾𝑝 𝑊
𝐼𝐷𝑆 = − (𝑉𝐺𝑆 − 𝑉𝑡)²
2 𝐿
𝑅𝑜𝑛 = 𝑉𝐷𝑆 /𝐼𝐷

o W = Ancho del canal.

o L = Longitud del canal.
o 𝐾𝑃 = Ganancia de transconductancia
o 𝑉𝑇𝑂 = Voltaje de umbral del transistor
o 𝑉𝐷𝑆 = Voltaje drenador-fuente
o 𝑉𝐺𝑆 = Voltaje compuerta-fuente

Parámetros obtenidos del layout (NMOS)

Según el SPICE (*.cir) estos son los parámetros:
- 𝑊 = 25.38 𝜇𝑚
- 𝐿 = 21.50 𝜇𝑚
- 𝑉𝑇𝑂 = 0.45: Voltaje umbral (0.45 V).
- 𝐾𝑃 = 120 𝜇𝐴/𝑉 2 : Ganancia de transconductancia

Procedimiento experimental:
Simulación de la Característica Estática (Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 ):

Cuando 𝑉𝐺𝑆 = -2.5:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
-2.5 1.85 300.28 6061.010
 Fig. 25. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = -2.5V

Cuando 𝑉𝐺𝑆 = -2:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
-2 1.44 170.20 8108.108

Fig. 26. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = -2V

Cuando 𝑉𝐺𝑆 = -1.5:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
-1.5 0.89 76.59 11750.881
 Fig. 27. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = -1.5V

Cuando 𝑉𝐺𝑆 = -1:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
-1 0.45 19.45 20051.414

Fig. 28. Curva 𝐼𝐷 𝑣𝑠 𝑉𝐷𝑆 . 𝑉𝐺𝑆 = -1V

Procedimiento teórico:
Teniendo en cuenta los siguientes valores:

Kp 120
 W 25.38
L 21.5
Vto 0.45

Se calcularon los valores teóricos mediante el modelo Shichman-Hodges (Nivel 1).

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
-2.5 1.85 294.821163 6274.991
-2 1.38 168.11712 8208.563
-1.5 0.9 76.4941395 11765.607
-1 0.39 19.6122474 19885.533

Compare los valores de resistencia obtenidos:

La siguiente tabla resume los valores de corriente de drenaje (ID) y resistencia de
encendido (Ron) obtenidos experimentalmente (Exp) y teóricamente (Teor) para
diferentes voltajes de compuerta-fuente (VGS) y drenaje-fuente (VDS), junto con el error
porcentual entre ambos valores:

𝑉𝐺𝑆 (V) 𝑉𝐷𝑆 (V) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀) 𝐼𝐷 (uA) 𝑅𝑜𝑛 (𝛀)
Exp Exp Teor Teor Error (%) Error (%)
2.5 1.82 300.28 6061.010 294.821 6274.991 1.852 3.410
2 1.38 170.2 8108.108 168.117 8208.563 1.239 1.224
1.5 0.9 76.59 11750.881 76.494 11765.607 0.125 0.125
1 0.39 19.45 20051.414 19.612 19885.533 0.827 0.834

En general, se observa una excelente concordancia entre los valores de corriente de

drenaje (Id) y resistencia equivalente de encendido (Req) obtenidos experimentalmente y
los calculados teóricamente para el transistor PMOS. Los errores porcentuales son
notablemente bajos en todos los puntos de operación, generalmente inferiores al 3.5%.
1. Posibles Causas de las Pequeñas Diferencias:
o Simplificaciones del Modelo Shichman-Hodges (Nivel 1): A pesar de la
excelente concordancia, el modelo de primer orden siempre introduce
ciertas simplificaciones que pueden generar pequeñas desviaciones con
respecto al comportamiento real del dispositivo:
▪ Modulación de la longitud del canal: Aunque se busca operar en la
región lineal, una ligera influencia de la modulación de la longitud
del canal podría estar presente, especialmente en los puntos con
mayor ∣Vds∣.
▪ Dependencia de la movilidad con el campo eléctrico: El modelo
asume una movilidad constante de los huecos. En la realidad, la
movilidad puede variar ligeramente con el campo eléctrico,
afectando la ganancia del transistor (β) y, por ende, la corriente y
la resistencia.
▪ Efectos de velocidad de saturación: Aunque se espera que el
transistor esté en la región lineal, cerca del límite con la saturación,
los portadores podrían estar experimentando efectos de saturación
de velocidad en cierta medida.
Al finalizar el Laboratorio N° 1, se han consolidado conocimientos fundamentales en el
diseño físico y la modelización de transistores MOS.
Temas Aprendidos:

• Comprensión del Modelo Shichman-Hodges (Nivel 1): Se logró una revisión

detallada del modelo teórico de primer orden para transistores MOS (NMOS y
PMOS), comprendiendo sus ecuaciones constitutivas en las diferentes regiones de
operación (corte, lineal y saturación). Este modelo, aunque simplificado,
proporciona una base sólida para entender el comportamiento básico de los
transistores.

• Identificación de Terminales en el Layout: Se adquirió la habilidad de

identificar los terminales de los transistores NMOS (drenador, fuente, compuerta,
sustrato) y PMOS (drenador, fuente, compuerta, bulk/pozo N) en un layout de
Microwind. Se comprendió la representación física de estas regiones y su
correspondencia con la estructura semiconductora del dispositivo.

• Simulación de Características Estáticas: Se implementó un procedimiento para

obtener las curvas características estáticas (ID−VDS) de los transistores NMOS y
PMOS mediante simulación en Microwind/SPICE. Este proceso permitió
visualizar las diferentes regiones de operación y la transición entre ellas.

• Determinación de la Resistencia de Encendido (Ron): Se definió la resistencia

de encendido como un parámetro crucial para evaluar las pérdidas de potencia en
la región lineal de operación. Se propuso y ejecutó un procedimiento teórico y
mediante simulación para hallar Ron tanto para el transistor NMOS como para el
PMOS.

• Identificación de Capacidades Parásitas: Se identificaron las capacidades

parásitas asociadas a los transistores y al circuito en la descripción SPICE,
comprendiendo su origen físico en el layout (uniones PN, capacitancia de óxido,
interconexiones).
Posibles Dificultades Encontradas:

• Interpretación Detallada del Modelo Shichman-Hodges: La comprensión

completa de todas las variables y simplificaciones inherentes al modelo de nivel
1 pudo haber presentado un desafío inicial, especialmente para distinguir su
aplicabilidad y limitaciones en diferentes escenarios de operación.

• Determinación del Punto de Inflexión: La identificación precisa del punto de

inflexión en las curvas ID−VDS para el cálculo de la resistencia de encendido
mediante simulación pudo haber implicado cierta subjetividad o la necesidad de
un análisis más riguroso de la pendiente de la curva.

• Consistencia de Signos y Polaridades (PMOS): Trabajar con las polaridades de

voltaje y la dirección de la corriente correctas para el transistor PMOS, que son
 inversas a las del NMOS, pudo haber generado confusión inicial y requirió una
atención especial.
En resumen, este laboratorio proporcionó una experiencia práctica valiosa en el diseño y
análisis de transistores MOS a nivel de layout y simulación, permitiendo comprender la
conexión entre la teoría de dispositivos semiconductores y su implementación física en
circuitos integrados.