DISEÑO DIGITAL
MODELADO EN VHDL DE UN CIRCUITO
CONVERSOR DE CÓDIGO
Departamento de Sistemas Electrónicos y de Control
Curso 2007/2008
Laboratorio de Diseño Digital Diseño Final - 2007/2008
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INDICE
1 Descripción ................................................................................................... 3
2 Objetivos....................................................................................................... 4
3 Otras consideraciones .................................................................................. 4
4 Material entregado........................................................................................ 4
5 Recomendaciones ........................................................................................ 5
6 ANEXO ......................................................................................................... 6
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1 DESCRIPCIÓN
Se pretende realizar un modelo VHDL sintetizable de un circuito que calcula el
valor decimal de un dato binario de 10 bits, partiendo de un diseño jerárquico detallado
del mismo y, posteriormente, realizar una serie de mejoras en el circuito.
El circuito permite, utilizando un teclado, introducir el valor de un dato en binario
natural de 10 bits y obtener su valor decimal, para ser mostrado en cuatro displays de
siete segmentos. El valor del dato se especifica utilizando las teclas 0 y 1 –mientras se
está introduciendo el valor binario, pueden borrarse los bits, uno a uno, pulsando la
tecla C. La orden de conversión se ejecuta pulsando la tecla D –como consecuencia
se muestra, en los displays, su valor decimal. Una vez realizada la conversión, si se
pulsa la tecla C se borra el último dato, si, en cambio, se vuelve a pulsar la tecla D, se
pasa al modo de edición del dato partiendo del último código convertido –en ambos
casos se “apagan” los displays, desapareciendo el valor decimal del último dato
introducido.
El circuito (top.gdf) se muestra en la figura 1.El bloque TECLADO_BIN maneja
cuatro de las dieciséis teclas –0, 1, C y D– de un teclado matricial. Cuando se pulsa
alguna de ellas, entrega el código de la tecla (“00” para el 0, “01” para el 1, “10” para la
C y “11” para la D) y activa, durante un ciclo de reloj la salida TECLA_P.
Figura 1. Diagrama de bloques del conversor
El bloque REG_DESP_10B es un registro de desplazamiento que sirve para
almacenar el dato introducido y permite desplazar y rotar los bits del dato para ejecutar
las tareas de edición y cálculo del valor decimal. El bloque OPER_BCD dispone del
operador y la lógica de control para el cálculo del valor decimal del dato. El bloque
CONTROL_CABLEADO es un autómata que gestiona las órdenes del teclado, la
operación de cálculo del valor decimal del dato y la habilitación de los displays. El
bloque MUX_DISP se encarga de la multiplexación de los displays y CONT_1K genera
un pulso cada milisegundo que se utiliza en la circuitería antirrebotes del teclado y en
la multiplexación de los displays –se supone que el circuito va a funcionar con un reloj
de 14.7456 MHz.
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2 OBJETIVOS
La realización del diseño tendrá dos partes:
Parte obligatoria. En primer lugar deberá modelar en VHDL el circuito
original y verificar su correcto funcionamiento y sintetizabilidad. Para ello
se le proporciona el diseño detallado de cinco de los bloques mostrados en
la figura 1 (como esquemas del entorno MAX+plus II); para la realización
del bloque CONTROL_CABLEADO debe basarse en el diagrama de
estados del anexo a este documento, no en la realización que se le
proporciona en el esquema de MAX+plus II. Deberá diseñar los test-bench
necesarios para comprobar el funcionamiento por separado de los cinco
bloques y el de todo el circuito. Una vez verificado el modelo, deberá
sintetizarlo y comprobar su funcionamiento en una tarjeta PRINCE. Deberá
completar esta fase y entregar los resultados de la misma a su profesor
antes del día 10 de enero de 2008.
Parte opcional. Cuando haya completado la parte obligatoria,
opcionalmente podrá especificar, modelar, simular y probar el
funcionamiento de las siguientes mejoras:
o Conversión de datos en complemento a 2
o Eliminación de los ceros no significativos en los displays.
o Conversión del dato a hexadecimal
Deberá diseñar el test-bench para comprobar el funcionamiento de las
mejoras. Una vez verificado el modelo, deberá sintetizarlo y comprobar su
funcionamiento en una tarjeta PRINCE.
Deberá completar esta fase y entregar los resultados de la misma a su
profesor antes del día 16 de Enero de 2008.
3 OTRAS CONSIDERACIONES
Para aprobar la asignatura bastará con realizar correctamente la parte obligatoria
del diseño. Se tendrá en cuenta, en primer lugar, la corrección de los modelos VHDL,
su sintetizabilidad y la calidad de los test diseñados para probarlos. Su esfuerzo debe
encaminarse, prioritariamente, al modelado y diseño de los test del circuito. No dude
en consultar con su profesor cualquier duda que pueda tener sobre el diseño original y
su funcionamiento.
La parte opcional del diseño servirá para incrementar la calificación. Además de
la corrección de los modelos VHDL, su sintetizabilidad y la calidad de los test
diseñados para probarlos, se tendrá en cuenta la calidad de las soluciones obtenidas.
Para probar el funcionamiento del modelo sintetizado sobre la tarjeta PRINCE
deberá utilizar el manual de usuario de ésta o copiar el fichero de asignaciones (.acf)
del proyecto MAX+plus II que se le proporciona (vea el siguiente apartado).
4 MATERIAL ENTREGADO
Para la realización del modelo, los alumnos disponen de:
Este documento.
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El fichero conversor.dir , comprimido con WinZip, que contiene el proyecto
Max+plus II con el diseño detallado –con esquemas- del circuito de la
figura 1.
5 RECOMENDACIONES
Puede optar libremente entre ceñirse fielmente, o no, a la estructura jerárquica
del proyecto conversor.dir que contiene el diseño detallado del circuito; en cualquier
caso, el modelo estructural del circuito deberá contener los cinco bloques que se
muestran en la figura 1.
Realice simulaciones a escala cuando sea necesario.
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6 ANEXO
El bloque CONTROL_CABLEADO debe modelarse como un autómata. Su diagrama
de estados se muestra en la figura adjunta.
FIN_OP_BCD = 0
(*) ENA_REG = 0
T_P = 1 CALC_BCD ROTAR
COD_T = 0X INTRO_BIT
BIT_H = 0 1010000 (*) 0 1 1 0 1 0 1011010
nRST = 0 (*) ENA_REG = 1
FIN_OP_BCD = 1
T_P = 1
COD_T = 11
FIN_CALC
INI 00X0001
00X0100
T_P = 1 T_P = 1
COD_T = 11 COD_T = 10
BORRAR_TODO
1110100
BORRAR_BIT
T_P = 1
COD_T = 10 1000000
El autómata se representa como una arquitectura de Moore –aunque, como
veremos más adelante, no es estrictamente un autómata de Moore. Para interpretar
correctamente el diagrama de estados debe entenderse que las transiciones que no
tienen asociada una combinación de entradas se producen siempre que no se
verifique ninguna de las condiciones especificadas para el resto de las transiciones:
por ejemplo, en el estado FIN_CALC, cuando T_P vale 1, si COD_T vale “11” se pasa
al estado INI y si vale “10” a BORRAR_TODO, para cualquier otra combinación de las
entradas del autómata se mantiene el estado FIN_CALC; otro ejemplo, en el estado
INTRO_BIT se evoluciona siempre, independientemente de los valores de las
entradas, al estado INI.
Las entradas del autómata son T_P, COD_T, BIT_H y FIN_OP_BCD que se
corresponden, respectivamente, con las entradas TECLA_P, COD_TECLA,
DATO_BIN_H y FIN_OP_BCD del símbolo del autómata en la figura 1 -véase la figura
adjunta; los nombres se han modificado para simplificar la realización del diagrama de
estados
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Los valores de las salidas del autómata están ordenados con el siguiente
patrón: ENA_REG, RST_REG, DR_IZn_REG, ROTAR_REG, RST_BCD, ENA_BCD,
ENA_DISP. La salida ENA_REG no es una salida de Moore (aunque como su valor
sólo depende de las entradas en el estado CALC_BCD, se ha representado como si lo
fuera, para simplificar el diagrama, en el resto de estados), pues depende de la
entrada FIN_OP_BCD en el estado CALC_BCD. Tenga en cuenta este detalle a la
hora de realizar el modelo del autómata.
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