Circuitos Digitales
Examen Final Pregrado
4to Ciclo 2017-1
Indicaciones específicas:
Duración: 120 min
Número de preguntas: 5
Se permite el uso de calculadoras, copias, apuntes, libros y toda información necesaria.
El trabajo es estrictamente individual.
Pregunta 1 (8 puntos)
La implementación de un generador de números aleatorios suele realizarse con n registros en
n
serie realimentados mediante algún circuito combinacional que garantice que los 2 -1 valores
son generados por el circuito. Por ello, en realidad la secuencia de números es
pseudorandómica y depende del número de registros usados, la lógica combinacional y el valor
inicial de los registros (conocido como semilla).
FF0 FF1 FF2
S Q0 S Q1 S Q2
D Q D Q D Q
CLR CLR CLR
clk
a) Dibuje el diagrama de tiempo de los 16 primeros clocks de cada una de las salidas
considerando que el valor inicial es Q2Q1Q0=0b100 (3 puntos)
b) Verifique la existencia de una secuencia pseudorandómica Q2Q1Q0 y especifíquela en
base 2 y base 10. Explique qué ocurriría si los valores iniciales serían 0b000 (1 punto)
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c) Dibujar el diagrama de estados del circuito considerando que Q0, Q1 y Q2 son salidas
del circuito (1 punto)
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d) Complete el siguiente código VHDL que implementa el circuito mostrado (3 punto)
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity pseudorand_3b is
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
random : out STD_LOGIC;
ran: out STD_LOGIC_vector (2 downto 0));
end pseudorand_3b;
architecture Behavioral of pseudorand_3b is
signal Q0, D0, Q1, D1, Q2, D2: STD_LOGIC:='0';
begin
FF0: process (clk)
begin
if clk'event and clk='1' then
if rst='1' then
Q0 <= '0';
else
Q0 <= D0;
end if;
end if;
end process;
FF1: process (clk)
begin
if clk'event and clk='1' then
if rst='1' then
Q1 <= '0';
else
Q1 <= D1;
end if;
end if;
end process;
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FF2: process (clk)
begin
if clk'event and clk='1' then
if rst='1' then
Q2 <= '1';
else
Q2 <= D2;
end if;
end if;
end process;
D0 <= Q1 xor Q2;
D1 <= Q0;
D2 <= Q1;
random <= Q2;
ran <= Q2 & Q1 & Q0;
end Behavioral;
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Pregunta 2 (7 puntos)
Implemente una máquina de estados FSM que controle el mecanismo de un ascensor
montacarga para restaurantes, semejante al que se muestra en la Figura. El ascensor cuenta
con 2 sensores de contacto S1 y S2 que indican ‘1’ cuándo el contenedor llegó al nivel 1 y nivel
2 respectivamente. Las salidas de control de la FSM son ‘M’ de 2 bits para controlar al motor, y
‘L’ para encender (‘1’) o apagar (‘0’) el LED que indica que el motor está en movimiento.
Adicionalmente el ascensor cuenta con un sistema de seguridad que evita que el motor se
mueva si alguna puerta está abierta. Para ello el sistema cuenta con dos sensores de contacto
P1 y P2 en las puertas de los niveles 1 y 2 respectivamente. Si las puertas están cerradas el
valor de los sensores es ‘1’.
El control de subida o bajada se realiza mediante los pulsadores ‘S’ (subida) y ‘B’ (bajada), los
cuales se encuentran en el panel frontal de cada nivel. Note que ambos pulsadores ‘S’ o ‘B’
representan a la misma señal, pues tanto el operador del primer nivel y del segundo nivel
pueden querer subir o bajar la carga. La posibilidad de subir o bajar la carga dependerá del
valor de los sensores S1, S2, P1 y P2.
S2
S2
LED Mov
S
B
LED Mov
S
B
S1
a) Determine el diagrama de transición de estados de la máquina de Moore. (2 puntos)
b) Escriba la tabla de transición de estados y la tabla de salidas usando codificación
binaria. (2 puntos)
c) Determine las ecuaciones booleanas del circuito usando flip-flops tipo D. (2 puntos)
d) Dibuje el esquemático del circuito (1 pto.)
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Pregunta 3 (4 puntos)
Diseñe un contador módulo 27 utilizando Flip Flops tipo JK
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Pregunta 5 (1 punto)
Explique el arreglo de memorias 1Kx8 necesarias para implementar la memoria de programa de
un procesador que requiere un memoria de 1Kx32 considerando word aligned addresses.
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