UNIVERSITAT D’ALACANT
UNIVERSIDAD DE ALICANTE
DPNT DE TECNOLOGIA INFORMÀTICA I COMPUTACIÓ
DPTO DE TECNOLOGÍA INFORMÁTICA Y COMPUTACIÓN
Estructuras de Computadores – (34010)
Examen (10 de Junio de 2013)
Pregunta 1. (2.5 puntos)
Dado un computador de 32 bits que trabaja a 100 MHz y en el que en promedio una instrucción emplea 4
ciclos máquina y cada operación de lectura o escritura en memoria tarda 2 ciclos máquina. Determinar la
máxima velocidad de transferencia, en bytes por segundo, para los siguientes casos:
(a) Entrada/Salida controlada por programa y empleando 5 instrucciones en transferir cada palabra.
(b) Un sistema de DMA con estrategia de transferencia por ráfagas.
(c) Un sistema de DMA con estrategia de transferencia por robo de ciclos.
(d) Un sistema de DMA con estrategia de transferencia transparente y suponiendo que en cada
instrucción en promedio hay 1 ciclo en el cual la CPU no emplea el bus.
Pregunta 2. (2.5 puntos)
Un computador formador por un microprocesador presenta las siguientes características: direcciona 1
Mbyte, Bus de datos del tamaño del bus de datos de MANOTAS, E/S aislada
MEMORIA:
En la dirección de memoria 80000h comienza una memoria ROM de 32Kbytes
En la dirección F0000h comienza una memoria RAM de 64Kbytes.
ENTRADA/SALIDA
Las primeras 1024 posiciones del sistema de E/S permiten acceder a 1024 conmutadores (on-off).
Las últimas 1024 posiciones del sistema de E/S permiten acceder a 1024 displays de 8 segmentos.
Se pide:
a) Mapa de memoria especificando los bits de dirección, las direcciones de inicio y fin de cada
bloque en hexadecimal, su capacidad y tipo. (0.5 puntos)
b) Mapa de entrada/salida especificando los bits de dirección y las direcciones de inicio y fin de cada
bloque en hexadecimal. (0.5 puntos).
c) Diagrama de conexiones tanto del sistema de memoria como del sistema de E/S. (1.5 puntos)
Consideraciones a tener en cuenta:
- Se dispone de EPROM 32Kx4 y RAM de 32Kx8, 64Kx8, 128Kx4, 256Kx4 y 512Kx8.
- Emplear el menor número de módulos de memoria.
- Facilidad en posibles ampliaciones futuras de memoria y de añadir más conmutadores y displays
solamente.
- Las conexiones de los módulos de memoria son: EPROM (bus de direcciones, el bus de datos, CE
, OE ), RAM (bus de direcciones, el bus de datos, CS , OE , WE ).
- Las conexiones del microprocesador derecho son: el bus de direcciones, el bus de datos, R/W y
IO/M .
- Las conexiones del display son: bus de datos, CS y WE .
- Las conexiones del conmutador son: bus de datos (bit 0), CS y R/W .
- Los decodificadores, codificadores, multiplexores, demultiplexores tienen una señal de selección
CS .
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Pregunta 3. (2 puntos)
Se pretende construir un sumador de 4 números (A+B+C+D) de 4 bits utilizando CPA’s según el
esquema de la figura. Suponed que los sumadores completos están implementados con semisumadores y que el
retardo de la puerta AND es 1 T, se pide:
(a) Desarrollar el esquema del circuito a partir de bloques elementales de sumadores completos.
Colocar al lado de cada bit de suma y de acarreo del circuito que habéis dibujado el valor del
retardo. ¿Cuánto se tarda en obtener la suma de los 4 números?
(b) Volver a dibujar el esquema del circuito y al lado de cada bit de suma y de acarreo de cada
sumador completo, poner el valor resultado si los números a sumar son A= 0101, B = 1001, C =
1100 y D= 1010.
A B C D
4 4 4 4
CPA CPA
CPA
Pregunta 4. (3 puntos)
Se ha modificado ligeramente la ruta de datos del MIPS como se muestra en la figura para que se pueda
ejecutar la siguiente instrucción nueva:
Add3 $t5, $t6, $t7, $t8 # $t 5 $t 6 + $t 7 + $t8
Suponer que se añade un nuevo formato de instrucción similar al R con la diferencia que los bits [0-4] se
utilizan para especificar el registro fuente adicional, además se añade un nuevo código de operación para
esta instrucción.
Suponed que en esta nueva ruta de datos se ejecutan también las instrucciones aritmético-lógicas (add,
sub, and, or y slt) con formato tipo R y las intrucciones lw, sw y beq con formato tipo I.
a) (1,3 puntos) Obtened las acciones a realizar en cada ciclo de reloj mediante lenguaje de
transferencia de registros (por ejemplo: PC PC +4) de las instrucciones add3, add, lw y beq.
Las instrucciones deben ejecutarse en el menor número posible de ciclos de reloj.
b) (1,3 puntos) Obtened el valor de las señales de control que se activan en cada ciclo de reloj para
las instrucciones add3, add, lw y beq. Suponed que al inicio de cada ciclo de reloj todas señales
de control tienen el valor 0 (están desactivadas).
c) (0,4 puntos) Si el la frecuencia de reloj del procesador es de 100GHz, ¿Cuánto tarda en ejecutarse
cada instrucción?
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PCSource
PCWriteCond
PCWrite ALUOp
Ap. Correus 99
IorD Outputs ALUSrcB
MemRead ALUSrcA2
Control ALUSrcA1
-:-
MemWrite
MemtoReg RegWrite
IRWrite Op
RegDst
RegRead [5– 0]
0
M
Jump 1 u
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Instruction [25– 0]
Instruction 26 28 address [31-0] x
Shift
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left 2 2
Instruction
[31-26]
Instruction Read PC [31-28]
PC 0 [25– 21] register 1 0
0 0
M M M
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u Address Instruction M Read
[20– 16] u u
x Instruction u register 2 Read x
x A x Zero
1 Memory [4– 0] 1 data 1 1 1 ALU ALU
MemData 0 Registers ALUOut
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result
-:-
Instruction M Write Read
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[15– 0] B
Instruction u register data 2 0
Write Instruction [15– 11] x 4 1 M
data 1 Write u
register data 2 x
Instruction 0 3
[15– 0] M
u
x
Memory 1
data 16 32 ALU
Sign Shift
register control
extend left 2
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Instruction [5– 0]
-:-
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