Pregunta 1: Diseño de un contador síncrono ascendente/descendente con

Flip-Flops JK

a) Diferencia entre síncrono y asíncrono, ventajas y desventajas

1. Sistemas síncronos:
o En un sistema síncrono, todos los Flip-Flops cambian su estado
simultáneamente bajo el control de una señal de reloj común.
o Ventajas:
▪ Mayor predictibilidad.
▪ Menor riesgo de errores de temporización.
o Desventajas:
▪ Requiere más hardware para manejar el reloj.
▪ Puede ser más lento debido a la dependencia del reloj.
2. Sistemas asíncronos:
o En un sistema asíncrono, los Flip-Flops cambian su estado en diferentes
momentos, activados directamente por las salidas de otros Flip-Flops.
o Ventajas:
▪ Más simple y rápido para circuitos pequeños.
o Desventajas:
▪ Mayor riesgo de errores de temporización (hazards y glitches).
▪ Dificultad para sincronizar con otros sistemas.

Conclusión: Para un contador ascendente/descendente de 10 estados, se recomienda un

diseño síncrono debido a su mayor confiabilidad y facilidad de diseño.

b) Diagrama de estados del contador

El contador recorrerá los estados del 0 al 9 en el modo ascendente, y del 9 al 0 en el modo

descendente. El diagrama de estados será:

• Modo ascendente: 0→1→2→3→...→9→0

• Modo descendente: 9→8→7→6→...→0→9

El diseño incluirá un control para seleccionar el modo.

c) Tabla de verdad de los estados presentes y siguientes

Estado Actual Modo (0: Descendente, 1: Ascendente) Estado Siguiente

0000 (0) 1 0001 (1)
Estado Actual Modo (0: Descendente, 1: Ascendente) Estado Siguiente
0001 (1) 1 0010 (2)
... ... ...
1001 (9) 1 0000 (0)
0000 (0) 0 1001 (9)
0001 (1) 0 0000 (0)
... ... ...

d) Diagrama de transición de estados de los Flip-Flops JK

Se utiliza la excitación característica de los Flip-Flops JK para determinar las entradas JJJ y
KKK en cada transición. Ejemplo:

• Si el bit cambia de 0 a 1, J=1 y K=0

• Si el bit permanece en 0, J=0 y K=X
• Si el bit cambia de 1 a 0, J=0 y K=1
• Si el bit permanece en 1, J=X y K=0

Para cada Flip-Flop (Q0,Q1,Q2,Q3), se crea una tabla con las entradas necesarias para cada
transición.

e) Reducción de ecuaciones

Mediante álgebra booleana, se simplifican las entradas JJJ y KKK de cada Flip-Flop en
función de los estados actuales (Q3,Q2,Q1,Q0) y el modo.

f) Esquemático del contador

Se construye un circuito con:

1. Flip-Flops JK: Para los 4 bits del contador.

2. Control de modo: Selector para cambiar entre ascendente y descendente.
3. Lógica combinacional: Genera las entradas JJJ y KKK de cada Flip-Flop.

El circuito se dibujará conectando los Flip-Flops en cascada, con las entradas controladas
por las ecuaciones reducidas.

Pregunta 2: Diseño de un cronómetro digital con segundos y minutos

a) ¿El circuito será síncrono o asíncrono? ¿A qué se debe esta decisión?

1. Decisión: Síncrono
o En un cronómetro, es fundamental que los cambios en los estados (segundos
y minutos) ocurran de manera precisa y coordinada con el reloj. Por esta
razón, el diseño debe ser síncrono.
2. Justificación:
o Evita problemas de temporización (como glitches) que podrían causar
inexactitudes.
o Es más fácil de diseñar para garantizar que cada Flip-Flop cambie al mismo
tiempo.

b) Tipo de Flip-Flop a utilizar y cantidad necesaria

1. Selección del Flip-Flop:

o Se utiliza Flip-Flop tipo JK, ya que permite cambiar entre estados según
una tabla de excitación y es ideal para contadores.
2. Cantidad de Flip-Flops:
o Para medir segundos (0 a 59), se necesita:
▪ 6 Flip-Flops: 4 para contar hasta 10 (unidades) y 2 para contar hasta
6 (decenas).
o Para medir minutos (0 a 59), se necesitan los mismos 6 Flip-Flops.
o En total, 12 Flip-Flops.

c) Diagrama de bloques

1. Estructura general del cronómetro:

o Bloque 1: Contador de segundos.
o Bloque 2: Contador de minutos.
o Bloque 3: Circuito de reinicio (para volver a 0 después de 59).
o Bloque 4: Señal de reloj (1 Hz).
2. Entradas y salidas:
o Entrada: Señal de reloj de 1 Hz (un pulso por segundo).
o Salidas: Display para segundos y minutos.

d) Esquemático de cada bloque

1. Contador de unidades de segundos (0 a 9):

 o Un contador de 4 Flip-Flops JK que recorre los estados binarios 0000 (0) a
1001(9).
2. Contador de decenas de segundos (0 a 5):
o Un contador de 3 Flip-Flops JK que recorre 000(0) a 101(5).
o Cuando este contador llega a 101, genera un pulso para el contador de
minutos.
3. Contador de minutos:
o Similar al contador de segundos, con los mismos bloques para unidades y
decenas.
4. Circuito de reinicio:
o Detecta el estado 111011 (59 en binario) y genera una señal para reiniciar
los contadores.

e) Esquemático completo del circuito

1. Estructura:
o Los Flip-Flops están conectados en cascada.
o La señal de reloj (1 Hz) alimenta al contador de segundos, que luego genera
un pulso para el contador de minutos.
o Cada bloque (segundos y minutos) se conecta a un decodificador de 7
segmentos para mostrar los valores.
2. Elementos clave:
o Flip-Flops JK para los contadores.
o Lógica combinacional para manejar reinicio y transiciones.
o Decodificadores para mostrar las salidas.

Diagrama aproximado:

1. Bloques:
o Unidades de segundos → Decenas de segundos → Unidades de minutos →
Decenas de minutos.
o Cada bloque tiene sus Flip-Flops y lógica combinacional.

Pregunta 3: Análisis del registro de 5 bits

Se nos presenta un registro de 5 Flip-Flops tipo D conectados en cascada con una entrada
de datos IN y una señal de reloj CLK. El objetivo es determinar cómo evolucionan las
salidas Q0 a Q4 durante varios ciclos de reloj, dado que:

1. Inicialmente, todas las salidas están en 0:Q0=Q1=Q2=Q3=Q4=0.

 2. Cada Flip-Flop Qi tomará el valor de su entrada en el flanco de bajada del reloj.
3. Se debe completar la tabla con los estados de Q0 a Q4 ciclo a ciclo.

Resolución: Estado de cada Flip-Flop ciclo a ciclo

Dado que los Flip-Flops son tipo D:

• Cada Flip-Flop toma el valor de su entrada D al flanco de bajada del reloj.

• La entrada D de cada Flip-Flop depende de la salida del Flip-Flop anterior, excepto
el primer Flip-Flop, que toma directamente IN.

Análisis de las conexiones:

• Q0: Toma el valor de IN.

• Q1: Toma el valor de Q0.
• Q2: Toma el valor de Q1.
• Q3: Toma el valor de Q2.
• Q4: Toma el valor de Q3.

Paso a paso para completar la tabla

1. En el primer ciclo, IN=1, por lo que Q0 se actualiza a 1 y los demás Flip-Flops

permanecen en 0.
2. En el segundo ciclo, Q1 toma el valor de Q0=1, y así sucesivamente.

Ciclo de Reloj IN Q0Q_0Q0 Q1Q_1Q1 Q2Q_2Q2 Q3Q_3Q3 Q4Q_4Q4

0 (inicial) 0 0 0 0 0 0
1 1 1 0 0 0 0
2 1 1 1 0 0 0
3 0 0 1 1 0 0
4 1 1 0 1 1 0
5 1 1 1 0 1 1

Explicación del comportamiento

• Cada Flip-Flop "desplaza" la información hacia la derecha en cada ciclo de reloj.

Este comportamiento es característico de un registro de desplazamiento.
 • El resultado final en el registro depende de los valores consecutivos de
IN\text{IN}IN.

Pregunta 4: Diagrama de tiempos de un registro de desplazamiento

Se nos presenta un registro de desplazamiento compuesto por Flip-Flops tipo D con:

• Entrada serie (IN)

• 4 salidas paralelas (A, B, C, D)

Además:

1. La señal de reloj (CLK) es activa en el flanco de bajada.

2. La entrada IN cambia según se muestra en el diagrama.

Se debe determinar el valor que tendrán las salidas A,B,C,D tras 6 ciclos de reloj.

Funcionamiento del registro de desplazamiento

1. En cada flanco de bajada de CLK:

o El valor presente en IN se transfiere al primer Flip-Flop (A).
o Las salidas (A,B,C,D) se desplazan hacia la derecha.
o El último Flip-Flop (D) pierde su dato anterior.
2. Inicialmente, asumimos que todas las salidas están en 0:
o A=B=C=D=0.

Paso a paso: Evolución del registro ciclo a ciclo

Con la entrada IN proporcionada:

Ciclo IN A (1er FF) B (2do FF) C (3er FF) D (4to FF)

0 Inicial 0 0 0 0

1 1 1 0 0 0

2 0 0 1 0 0
Ciclo IN A (1er FF) B (2do FF) C (3er FF) D (4to FF)

3 1 1 0 1 0

4 0 0 1 0 1

5 1 1 0 1 0

6 0 0 1 0 1

Resultado tras 6 ciclos de reloj:

• A=0
• B=1
• C=0
• D=1

El dato almacenado en las salidas A,B,C,D tras 6 ciclos es 0101.

Pregunta 5: Diseño de un circuito para generar una secuencia específica

Se nos pide diseñar un circuito que genere alguna de las siguientes secuencias:

1. 1,3,6,5,4,7
2. 0,1,2,3,0,3,2,1,0
3. 1,3,2,6,7,5,1

El diseño debe ser específico para una de estas secuencias.

Seleccionamos la secuencia (ejemplo): 1,3,6,5,4,7

a) Análisis de la secuencia y requisitos del circuito

1. Requisitos:
o La secuencia consta de 6 números en representación decimal.
o Cada número se puede representar en binario con 3 bits:
▪ 1: 001
 ▪ 3: 011
▪ 6: 110
▪ 5: 101
▪ 4: 100
▪ 7: 111
2. Tipo de circuito:
o Utilizaremos un contador síncrono con Flip-Flops JK.
o Se necesita lógica combinacional para controlar las transiciones según la secuencia
especificada.
3. Número de Flip-Flops:
o Para representar los estados en binario (001 a 111), se necesitan 3 Flip-Flops.

b) Tabla de estados

Creamos una tabla que defina los estados actuales y los siguientes, con base en la
secuencia:

Estado Actual (Q2,Q1,Q0) Estado Siguiente (Q2′,Q1′,Q0’)

001 (1) 011(3)

011(3) 110 (6)

110 (6) 101 (5)

101(5) 100 (4)

100 (4) 111 (7)

111 (7) 001 (1)

c) Tabla de excitación para Flip-Flops JK

Con base en la tabla de estados, generamos las condiciones necesarias para cada Flip-Flop:

1. Flip-Flop Q0Q_0Q0:
o Tabla de excitación JK: Cambia de estado cuando hay un "1" en el bit menos
significativo.
o J0=Q2⊕Q1, K0=Q2⊕Q1.
2. Flip-Flop Q1Q_1Q1:
o J1=Q0⋅Q2 , K1=Q2′⋅Q0.
3. Flip-Flop Q2Q_2Q2:
o J2=Q1, K2=Q1⋅Q0.
d) Esquemático del circuito

1. Componentes necesarios:
o 3 Flip-Flops JK para los estados.
o Puertas lógicas (AND, OR, XOR) para implementar las ecuaciones de entrada.
o Una señal de reloj común para sincronizar las transiciones.
2. Conexiones:
o Cada Flip-Flop se actualiza en el flanco del reloj con las señales J y K generadas por
la lógica combinacional.
o La salida de los Flip-Flops representa el estado actual.

e) Representación gráfica del circuito

El circuito incluye:

• Entradas: Reloj (CLK).

• Flip-Flops JK: Cada uno conectado según las ecuaciones de J y K generadas anteriormente.
• Lógica combinacional: Puertas que calculan J y K para cada Flip-Flop.
• Salidas: Estados binarios (Q2,Q1,Q0 ) que generan la secuencia.

Resultado esperado:

Al activar el circuito, los estados binarios generados serán:

001→011→110→101→100→111→001

Pregunta 6: Sistema para el almacenamiento de botellas de vino

En este caso, se plantea el diseño de un sistema para almacenar botellas de vino. Cada caja
tiene una capacidad de 26 botellas, y se necesita un sistema completo que permita:

1. Conteo: Monitorear la cantidad de botellas en cada caja.

2. Ingreso: Detectar el ingreso de botellas al sistema.
3. Visualización de datos: Mostrar la cantidad actual de botellas.

a) Análisis y componentes del sistema

Para cumplir con los requerimientos, se necesita un sistema que incluya:

1. Contador binario:
o Un contador síncrono o asíncrono que registre la cantidad de botellas en la caja.
o Dado que el máximo es 26, el contador debe poder representar los números del 0
al 25 en binario:
▪ ⌈log2(26)⌉=5 bits (5 Flip-Flops serán necesarios).
2. Sensor de ingreso:
o Un sensor que detecte el ingreso de botellas. Este puede ser un pulsador o un
sensor de proximidad, generando una señal cada vez que se ingrese una botella.
3. Sistema de visualización:
o Una salida de 5 bits que puede ser conectada a:
▪ Un decodificador binario a decimal para mostrar el conteo en un display
de 7 segmentos.
▪ O bien directamente a LEDs para mostrar el conteo binario.

b) Funcionamiento del sistema

1. Ingreso de una botella:

o Cada vez que el sensor detecte el ingreso, se genera un pulso que incrementa el
contador en una unidad.
2. Desbordamiento del contador:
o Cuando el contador llega a 26, debe reiniciarse a 0 (función de reset automático o
una lógica adicional para bloquear ingresos si la caja está llena).
3. Visualización:
o La cantidad de botellas almacenadas se visualiza en tiempo real.

c) Diseño del sistema

1. Contador binario de 5 bits

• Un contador síncrono de 5 Flip-Flops JK que cuenta de 0 a 25.

• Ecuaciones de entrada para cada Flip-Flop se calculan según las características del
contador binario.

Flip-Flop JJJ Entrada KKK Entrada Comentarios

Q0 1 111 Toggling constante

Q1 Q0 Q0 Cambia con Q0

Q2 Q1⋅Q0 Q1⋅Q0 Cambia con Q1⋅Q0

Flip-Flop JJJ Entrada KKK Entrada Comentarios

Q33 Q2⋅Q1.Q0 Q2⋅Q1⋅Q0 Similar lógica para más bits

2. Sistema de control de ingreso

• El sensor genera un pulso cada vez que detecta una botella. Este pulso se conecta a la
señal de reloj (CLK) del contador.
• Para evitar ruidos en el sensor, se recomienda usar un filtro debouncing.

3. Visualización de datos

• Opción 1: Display de 7 segmentos

o Se utiliza un decodificador BCD que convierte la salida binaria del contador en un
formato decimal para mostrar en un display de 7 segmentos.
• Opción 2: LEDs binarios
o La salida del contador se conecta directamente a 5 LEDs que muestran el conteo
binario.

4. Circuito completo

• Entrada: Sensor de ingreso.

• Procesamiento: Contador binario de 5 bits.
• Salida: Decodificador (para display) o LEDs binarios.

d) Esquemático del sistema

1. Componentes:
o 5 Flip-Flops JK.
o Puertas lógicas para las entradas JJJ y KKK.
o Sensor de ingreso (como entrada).
o Decodificador binario a decimal (para visualización en display).
o Display de 7 segmentos o LEDs.
2. Conexiones:
o La señal del sensor se conecta al reloj del contador.
o Las salidas de los Flip-Flops se conectan al decodificador o directamente a LEDs.

Resultado esperado

El sistema permitirá:

1. Monitorear el número de botellas en cada caja, reiniciándose al llegar a 26.

2. Visualizar el conteo en un display o mediante LEDs.
3. Detectar automáticamente el ingreso de cada botella al sistema.