Ruta de datos (Multiplexores y demultiplexores
RUTA DE DATOS (MULTIPLEXORES – DEMULTIPLEXORES)
1. Multiplexores es como un conmutador, una entrada 0 y 1, con una salida
n
Multiplexor = circuito con “N” entradas, 1 salida y “n” patillas de selección, tal que 2 =N. Con la
combinación binaria introducida en las patillas de selección (n), elegimos la entrada N que aparecerá
en la salida.
con 2 patillas de
Síntesis: sellecion, 4
entradas
Se D1 D0 Y
0 0 0 0
Se D1 D0 Y
D0 0 0 1 1 0 X D0 D0
0 1 0 0 1 D1 X D1
1 salida
Y siempre 0 1 1 1
N MUX si en Se tengo un o, tengo que
entradas 1 0 0 0 coger lo que meto en Do y
D1 1 0 1 0 meterlo en la salida Y. No nos
importa lo que metemos en
1 1 0 1 D1.
1 1 1 1
Se
patillas de
seleccion
y = Seid 0 + Seid1 la funcion es hacer la funcion con
Se Se que y, sea igual a 1
d0 d0 d0 d0
d1 0 1 0 0
d1 0 1 1 1
Multiplexor de 4 canales (4 a 1)
S I1 I0 0
0=noS*noi1*I0 + .......
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es el que habilita el funcionamiento, como es inversa,
Multiplexor de 8 canales (8 a 1) se habilita con 0. Si es un 1, no funciona nada.
salida
simbolo de la
inversion, es la
inversa de la Y
1. Convertidor de datos de paralelo a serie
Usos
2. Sintetizar funciones lógicas
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Síntesis de funciones lógicas
A la hora de sintetizar una función lógica lo que se hace es obtener los términos minterm de dicha función, estos son las
combinaciones de entrada para las cuales la salida toma valor “1”. Por lo tanto con unmultiplexor se puede implementar
dicha función introduciendo un nivel “1” en cada una de las entradas correspondientes al orden delos términos minterm
necesarios y conectando las variables de entrada en las patillas de selección de dichas entradas.
Ejemplo:
f (a, b, c) = ∑ m(0, 4,5, 6, 7)
La implementación más elemental consiste en colocar un
multiplexor de 8 canales que tengas a “1” las entradas 0,4,5,6,7
y conectar las variables a. b y c en las patillas de selección.
Sin embargo en ocasiones se puede simplificar la
implementación sometiendo primeramente a la función a una
simplificación y posteriormente implementar el resultado con uno
o varios multiplexores.
Ejemplo:
f (a, b, c, d ) = ∑ m(4,5, 6, 7,8,13,14,15)
f (a, b, c, d ) = abcd + abcd + abcd + abcd + abcd + abcd + abcd + abcd
Elegimos un multiplexor de 4 canales al que conectamos las variables a y b, por lo que en la función anterior sacamos
factor común las variables ay b que aparezcan con los mismos valores en los diferentes términos:
f (a, b, c, d ) = ab (0) + ab(1) + ab (cd ) + ab(cd + cd + cd ) = ab (0) + ab(1) + ab (cd ) + ab(cd )
sacar factor común de
casa uno de los ab
de la expresion de a,b,c,d se hace minimo comun en la que cada ab o noab se corresponde a un numero del 0 al 3. Cada entrada se
corresponde a ese numero, D0 se mete el valor que da entre parentesis noa * nob. El d0 es 0, el d1 es 1 como se ve en la funcion, el
d2 es noc*nod, el el d3 la inversa del anterior.
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Diseño en árbol
Cuando el número de variables es tal que un multiplexor no es suficiente, se utiliza un diseño en árbol.
El diseño en árbol consiste en sintetizar un grupo de variables comunes a todos los términos y luego conectar las
salidas ala sintetización del resto de variables.
Ejemplo:
f (a, b, c, d , e) = abcde + abde + abcde + abcde + abcde + abcde
1ª Se decide las variables que van a formar el primer nivel y se sacan como factor común en cada
uno del os términos en todas sus combinaciones. En caso de no aparecer en todas sus
combinaciones se aplica el teorema de expansión hasta que aparezcan.
Se toman para el primer nivel las variables a y b.
f (a, b, c, d , e) = ab (cde + de ) + ab (cde + cde ) + ab(cde + cde ) + ab(0)
2ª Agrupar y simplificar los términos comunes a las variables del primer nivel y sintetizar el contenido
de los paréntesis eligiendo las variables del segundo nivel.
Se toman para el segundo nivel las variables d y e.
f (a, b, c, d , e) = ab (cde + de )+ ab (cde + cde )+ ab (cde + cde )+ ab(0)
A B C
A = (cde + de ) = de (0) + de(c ) + de (1) + de(0)
B = (cde + cde ) = de (0) + de(0) + de (c + c) + de(0) = de (0) + de(0) + de (1) + de(0)
C = (cde + cde ) = de (c ) + de(0) + de (0) + de(c)
3ª Sintetizar con multiplexores cada nivel e interconectar entre ellos de forma que cada combinación
binaria de los del segundo nivel se conectan a las entradas correspondientes del nivel superior.
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2. Demultiplexores
n
Demultiplexor = circuito con “1” entradas, N salida y “n” patillas de selección, tal que 2 =N. Con la
combinación binaria introducida en las patillas de selección (n), elegimos la salida N en la que
aparecerá la entrada.
Con la combinación
binaria introducida en las
patillas de selección,
elegimos la salida por la
que aparecerá la entrada.
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1. Distribución de datos
Usos 2. Decodificación
3. Diseño general
Uso como decodificador
El uso es muy sencillo, ya que, se pondrá la entrada a un nivel lógico fijo (1 o 0 según interese) y
luego mediante la combinación binaria que metamos en las patillas de selección conseguiremos el
nivel lógico introducido a la entrada en la salida seleccionada, conformando con ello un
decodificador. tengo que elegir un decodificador con x
salidas segun mi ineterese, en este caso ocus sale aqui, en la
necesito uno de 10, si hay mas no las uso salida d0 en este
caso
O0 D0
O1 D1
no
importa lo
O2 D2
que pone O3 D3
aqui O4 D4
O5 D5
O6 D6
I O7 D7
DEMUX O8 D8
O9 D9
O10
O11
O12
O13
O14
para q sea un decodificador debe ser O15
1, para que sea un demultiplexor debe
ser una entrada de datos
S3 S2 S1 S0
meto aqui los
Decodificador BCD-Segmentos numeros
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3. Codificadores con prioridad
Un circuito codificador genera una salida en función del código correspondiente a la entrada activa.
Si están activadas más de una entrada es necesario establecer un criterio de prioridad de forma que
en todo momento sólo se genere el código de la línea más prioritaria de entre todas las activas.
A este tipo de codificadores se les denomina codificadores con prioridad.
SN74LS147
FUNCTION TABLE
INPUTS OUTPUTS
1 2 3 4 5 6 7 8 9 D C B A
H H H H H H H H H H H H H
X X X X X X X X L L H H L
X X X X X X X L H L H H H
X X X X X X L H H H L L L
X X X X X L H H H H L L H
X X X X L H H H H H L H L
X X X L H H H H H H L H H
X X L H H H H H H H H L L
X L H H H H H H H H H L H
L H H H H H H H H H H H L
H = HIGH Logic Level, L = LOW Logic Level, X = Irrelevant
4. Amplificadores (Buffers-Drivers) y Transmisores-Receptores de Bus
Circuitos integrados que sirven para amplificar la corriente de las señales y para configurar los
buses de comunicación de los sistemas microprocesadores.
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EXAMENES
Mayo del 2002
Circuitos selectores de datos (multiplexores):
a. Conceptos de multiplexores.
b. Aplicarlo al diseño de dos niveles (usando multiplexores de 4 entradas y 1 salida) de la
siguiente función lógica:
f ( x, y, z , u , v) = xyzuv + xyzuv + xz (u + v)
f ( x, y, z , u , v) = xyzuv + xyzuv + xz (u + v) = xyz (u + v ) + xyzuv + xzu + xzv = xyzu + xyzv + xyzuv + xzu + xzv
er
1 nivel “xz”:
f ( x, y, z , u , v) = xyzu + xyzv + xyzuv + xzu + xzv = x ⋅ z (uyv )+ xz (0) + xz (u + v)+ xz ( y ⋅ u + y ⋅ v )
A B C
er
2 nivel “uy”:
A = uyv = uy (v )
B = (u + v) = uy + uy + u ⋅ yv + uyv + uyv + uyv = u ⋅ y (v) + uy (v) + uy (1) + uy (1)
C = y ⋅ u + y ⋅ v = y ⋅ u + y ⋅ v ⋅ u + y ⋅ v ⋅ u = u ⋅ y (1) + uy (0) + uy (v ) + uy (0)
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Septiembre del 2000
Diseño con circuitos multiplexores y demultiplexores:
a. Aspectos teóricos.
b. Aplicarlo a los circuitos cambiadores de código que pasan de BCD (exceso a 3) a Gray. Para
facilitar la tarea se adjunta la tabla de correspondencia entre los distintos códigos.
Dígito BCD BCD Dígito BCD BCD
Gray Gray
Decimal (5421) Exceso - 3 Decimal (5421) Exceso - 3
0 0000 0011 0000 0 0000 0 0 1 1 0 0 0 0
1 0001 0100 0001 1 0001 0 1 0 0 0 0 0 1
2 0010 0101 0011 2 0010 0 1 0 1 0 0 1 0
3 0011 0110 0010 3 0011 0 1 1 0 0 0 1 1
4 0100 0111 0110 4 0100 0 1 1 1 0 1 1 0
5 0101 1000 0111 5 0101 1 0 0 0 0 1 1 1
6 0110 1001 0101 6 0110 1 0 0 1 0 1 0 0
7 0111 1010 0100 7 0111 1 0 1 0 0 1 0 1
8 1000 1011 1100 8 1000 1 0 1 1 1 1 0 0
9 1001 1100 1101 9 1001 1 1 0 0 1 1 0 1
b3 b2 b1 b0 g3 g2 g1 g0
g3 = ∑ m(11,12) g 2 = ∑ m(7,8,9,10,11,12) g1 = ∑ m(5, 6, 7,8) g 0 = ∑ m(4, 6,8,10,12)
b0
U8
b1 2 11
3 A0 O0 9
b2 21 A1 O1 10
22 A2 O2 8
b3 A3 O3 7
1 EL O4 6
23 ~E O5 5
O6 4
O7 18
O8 17
5V O9
O10 20
VCC O11 19
O12 14
O13 13
O14 16
O15 15
4514BD_5V
g3 g2 g1 g0
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