Unidad 1: Arquitectura y organización de computadoras.

La arquitectura de computadoras se refiere: a los atributos de un sistema que son

visibles para un programador
el conjunto de instrucciones,
número de bits usados para representar los tipos de datos

La organización de computadoras se refiere: a las unidades funcionales y sus interconexiones, que

dan lugar a especificaciones arquitectónicas
las señales de control
tecnología de memoria usada

Repaso del modelo de von Neumann.

Buses
Un bus es un camino de interconexion entre dos o mas dispositivos, es un medio de transmision compartido

Bus de datos
• Transmite datos.
– A este nivel no existe diferencia alguna entre
“datos” y “instrucciones”.
• La anchura del bus es un factor clave a la
hora de determinar las prestaciones.
– 8, 16, 32, 64 bits.

Bus de dirección
• Designa la fuente o destino del dato.
• Ejemplo: cuando el procesador desea leer una
palabra (datos) de una determinada parte en la
memoria.
• La anchura del bus determina la máxima
capacidad de memoria posible en el sistema.

Bus de control
• Información sobre señales de control y
sobre temporización:
– Señal de escritura/lectura en memoria.
– Petición de interrupción.
– Señales de reloj.

Elementos de diseño de un bus:

*Tipos de buses:
*Las dedicadas se usan para una sola funcion, como por ejemplo una linea de direcciones
*Las multiplexadas permiten ahorrar espacio y costo, ya que se usa la misma linea para
varias funciones como por ejemplo para direcciones y datos.
*Método de arbitraje: Es el método con que se supervisa el uso del bus
*esquema centralizado hay un único dispositivo llamado controlador o árbitro del bus, que
se encarga de asignar los tiempos de uso del bus.
*En el esquema distribuido, no hay un controlador central, sino que cada modulo
contiene la lógica necesaria para controlar el acceso, y los módulos trabajan en conjunto
para coordinarse y compartir el bus.
*Anchura del bus: Es la cantidad de lineas distintas del bus de datos y de direcciones
*Tipo de transferencia de datos: Puede ser de lectura, escritura o ambas

*Temporizacion: Es la forma en la que se coordinan los eventos en el bus

*temporizacion sincrona, el bus incluye una linea de reloj, por la que se alternan en
intervalos regulares una secuencia de unos y ceros. Cada intervalo es un ciclo de reloj
*la temporizacion asincrona, la presencia de un evento en el bus es consecuencia de un
evento previo

ejecución de instrucciones

En el paralelismo existen las siguientes limitaciones:

 Dependencia de datos verdadera: la segunda instruccion se puede captar y decodificar, pero no
se puede ejecutar hasta que finalice la ejecucion de la primera instruccion.
 Dependencia relativa al procedimiento: la presencia de saltos en una secuencia de
instrucciones complica el funcionamiento del cauce.
 Conflicto con los recursos: es una pugna entre dos o mas instrucciones por el mismo recurso al
mismo tiempo.
 Dependencia de salida: En una escritura despues de una escritura, con la finalizacion
desordenada puede que una instruccion posterior que modifica en dato termine antes que la que
modifica el dato primero
  Antidependencia: esta se da en la ejecucion de instrucciones con emision desordenada. Es
similar a la dependencia de datos verdadera, pero a la inversa, en lugar de que la primera
instruccion produzca un valor que la segunda usa, la segunda instruccion destruye un valor que usa
la primera instruccion

Ejecución solapada (“pipeline”). Su aplicación en procesadores contemporáneos

La segmentación de cauce o “pipelining” es cuando en un extremo se aceptan nuevas entradas cuando

algunas entradas anteriores todavia no aparecieron como salidas en el otro extremo.

Tres motivo de retardos

*Estructurales: Provocados por conflictos por los recursos. Dos o mas instrucciones necesitan
utilizar el mismo recurso de hardware en el mismo ciclo. Una solucion es un ciclo de parada en una
de las instrucciones.
Soluciones:
 Duplicar los recursos de hardware necesarios: duplicar los recursos de la ALU
 Separar la memoria de instrucciones de la de datos
 Turnar el acceso al banco de registros: ej. las escrituras en la primera mitad del
ciclo y lectura en la segunda mitad del ciclo
*Por dependencia de datos: Ocurren cuando dos instrucciones se comunican por medio de un dato
(ej.: una lo produce y la otra lo usa)
Soluciones:
 Por Hardware: Forwarding:Consiste en pasar el dato obtenido de la instruccion a
las instrucciones que lo necesiten como operando
Por software: consiste reordenando las instrucciones del codigo sin afectar los
resultados

*Por dependencia de control: Ocurren cuando la ejecucion de una instruccion depende de como se
ejecute otra (ej.: un salto y los 2 posibles caminos)
Soluciones:
 Incondicional: la direccion de destino se debe determinar lo mas pronto posible, dentro
del cauce, para reducir la penalizacion. Se puede adelantar la resolucion del salto en la
etapa de decodificacion, en ella se decodifica y se sabe que es un salto
 Condicional: introduce riesgo adicional por la dependencia entre la condicion de salto y el
resultado de una instruccion previa.

Análisis de mejoras
Teoricamente, la mejora ideal es completar una instruccion con cada ciclo de reloj
El incremento potencial de la segmentacion del cauce es proporcional al numero de etapas del cauce.
Si K es el numero de etapas del cauce, entonces la velocidad del procesador segmentado equivale a la
velocidad secuencial multiplicado por K.
La segmentacion de cauce aumenta la productividad total, pero no acelera las instrucciones
individualmente

Pasaje de Parametros
El pasaje de parametros de puede realizar a traves de:
●Via registros: en este caso el numero de registros es la principal limitacion. Ademas es importante
documentar que registros se usan.
●Via memoria: aqui se usa un area definida de memoria (RAM). Dificil de estandarizar
 ●Via pila (stack): es el metodo mas ampliamente usado, considerado el verdadero “pasaje de
parametros”.

Funcionamiento de la Pila
Hay que comprender bien como funciona porque la pila (stack) es usada
por el usuario y por el sistema.
El manejo de la pila para anidamiento de subrutinas es el siguiente:
Antes de llamar a la subrutina se debe apilar los parametros a pasar y la direccion de retorno, al llamar a la
subrutina de debe: (SP = Stack Pointer, BP = Base Pointer)
[Link] el estado de BP (viejo BP), es decir apilar el valor del BP
[Link] el valor del BP el del SP
[Link] espacio para datos locales, si los hay
[Link] valores de otros registros, si es que se van a modificar los registros
[Link] a parametros, para acceder a los parametros se le debe sumar un desplazamiento al BP
para acceder a la posicion de la pila en la que estan los parametros. En general el desplazamiento
es: 2 (es el tamano de BP apilado) + tamano de direccion de retorno + total de tamano de
parametros entre el buscado y BP)
Aqui se puede llamar a otra subrutina o regresar a la anterior, si se vuelve a hacer una llamada se
debe apilar los parametros a pasar a la subrutina y la direccion de retorno. La subrutina llamada
debe repetir los pasos anteriores mas los que siguen. Sino se hace otra llamada a subrutina
tambien se debera seguir los siguientes
pasos:
[Link] parametro, si es tiene que retornar datos
[Link] correctamente del procedimiento(desapilar todo lo que apilo, volver a cargar a cargar el
valor del BP que tenia antes de entrar a la subrutina

Unidad 2: Subsistema Unidad Central de Procesos.

Subsistema Unidad Central de Procesos Repaso de máquinas que ejecutan

instrucciones

Ejemplificación en procesadores típicos

Análisis del conjunto de instrucciones de procesadores de uso comercial.

Concepto de máquinas CISC (Computadoras de repetorio completo de

instrucciones)
el set de instrucciones es mucho mas grande y mas complejo
los ciclos de reloj son mas largos y extensos debido a la gran cantidad de instrucciones
Depende del microcodigo para hacerle frente a la complejidad
Minimiza instrucciones para incrementas los ciclos de reloj y su tiempo
A veces se requiere relentizar os ciclos de reloj para tener suficiente tiempo para completar
una instrucción
Concepto de máquinas RISC (Computadoras de repertorio reducido de
instrucciones)
Los conjuntos de instrucciones son mas pequeños y reducidos
Posee menos transistores por chip por lo que es mas barato
Se busca minimizar los ciclos de reloj
El control microprogramado fue reemplazado por el cableado para facilitar la llamada a
instrucciones

Al añadir una nueva instrucción hay que evitar que sea muy grande para que no atrase el
sistema
Se procesa de 2 a 4 veces mas rapido que CISC
La arquitectura RISC es pequeña y puede caber a dentro de una CISC

En comparativa
CISC RISC
Instrucciones mas complejas | Instrucciones mas Simples
Intrucciones mas grandes | Instrucciones mas pequeñas
Ciclos de reloj mas extensos | Ciclos mas reducidos
Dificil de modificar | Podrian realizarse cambios
Tiempo de ejecucion mayor | Tiempo de ejecucion mas rapido
Mas Lento | Mas rapido

Lineamientos básicos en el diseño de un procesador RISC.

Interrupciones: tratamiento general

Interrupciones por software y por hardware, vectores, descripción y tratamiento
particular de cada una

Que es un PIC
Un PIC es un dispositivo controlador programable de instrucciones. Es un dispositivo usado para combinar
varias fuentes de interrupciones sobre una o mas lineas del CPU.
tipicamente tienenun conjunto comun de registros:
*Interrupt Request Register (IRR), El IRR especifica que interrupciones estan pendientes de
reconocimiento, y es tipicamente un registro interno que no puede ser accedido directamente
In-Service Register (ISR):El registro ISR especifica que
interrupciones han sido reconocidas, pero todavia estan esperando por un final de interrupción
(EOI)
Interrupt Mask Register (IMR). El IMR especifica que interrupciones deben ser ignoradas y no ser
reconocidas. Un esquema simple de registros como este, permite hasta dos distintas peticiones de
interrupcion esten pendientes a un tiempo, una esperando por
reconocimiento, y una esperando por EOI.
Ademas tiene los 8 registros para las interrupciones donde carga la valor del vector de interrupcion
correspondiente

Interrupciones

Ciclo de interrupción
• Añadido al ciclo de instrucción.
• El procesador comprueba si se ha generado alguna
interrupción,
– indicada por la presencia de una señal de interrupción.
• Si no hay señales de interrupción, capta la siguiente
instrucción.
• Si hay alguna interrupción pendiente:
– Se suspende la ejecución del programa en curso
– Guarda su contexto
– Carga el PC con la dirección de comienzo de una rutina de
gestión de interrupción
– Proceso interrumpido
– Volver a almacenar el contexto y continuar con el programa
interrumpido

 Interrupciones por hardware: Son las generadas por dispositivos de E/S.

Son las “verdaderas” interrupciones.
El sistema de computo tiene que manejar estos eventos externos “no planeados” o
“asincronicos”.
No estan relacionadas con el proceso en ejecucion en ese momento.
 Traps/excepciones:
Interrupciones por hardware creadas por el procesador en respuesta a ciertos eventos
como:
Condiciones excepcionales: overflow en ALU de punto flotante.
Falla de programa: tratar de ejecutar una instruccion no definida.
Fallas de hardware: error de paridad de memoria.
Accesos a zonas de memoria protegidos
 Interrupciones por software:
Muchos procesadores tienen instrucciones explicitas que afectan al procesador de la misma manera
que las interrupciones por hardware.
Generalmente usadas para hacer llamadas a funciones del SO.
Esta caracteristica permite que las subrutinas del sistema se carguen en cualquier lugar.

**Si hay multiples fuentes que pueden solicitar interrupcion se establece cuales son mas importantes.
Se consideran:
 No Enmascarables: las que NO pueden ignorarse. Indican eventos peligrosos o de alta prioridad.
 Enmascarables: pueden ser ignoradas. Con instrucciones podemos inhibir la posible solicitud.

Si hay alguna interrupción

pendiente, el procesador hace lo siguiente:
1) Suspende la ejecución del programa en curso y guarda su contexto. Esto
significa almacenar el contenido actual del contador de programa, que contiene la
dirección de la siguiente instrucción y el registro palabra de estado.
2) Carga el contador de programa con la dirección de comienzo de una rutina de
gestión de interrupción.

Relación entre las interrupciones y el manejo de operaciones de E/S.

Unidad 3 : Subsistema E/S

Tecnicas de E/S
DMA, E/S programada, e interrupciones

Los periféricos no se conectan directamente al bus del sistema debido a que:

Porque:
●Hay una amplia variedad de periféricos con formas de funcionamiento
diferentes.
●La velocidad de transferencia de datos de los periféricos es mucho menor que la
de la memoria o el procesador, por lo que no es práctico utilizar un bus del sistema de
alta velocidad para comunicarse directamente con un periférico.
●Los periféricos utilizan datos con formatos y tamaños de palabra diferentes de
los de la computadora a los que se conectan.

Concepto de E/S y su relación con la CPU, tipos de puertas.

El módulo de E/S tiene dos funciones principales:

●Realizar la interfaz entre el procesador y la memoria a través del bus del sistema
o un conmutador central.
●Realizar la interfaz entre uno o más dispositivos periféricos mediante enlaces de
datos específicos.

Clasificación de dispositivos externos:

Los dispositivos externos se pueden clasificar en tres categorías:
●De interacción con humanos: permiten la comunicación con el usuario de la
computadora.
●De interacción con máquinas: permiten la comunicación con elementos del
equipo.
●De comunicación: permiten la comunicación con dispositivos remotos.

Funciones de un Modulo E/S

Funciones de un módulo.
Las principales funciones y requisitos de un módulo de E/S se encuentran dentro
de las siguientes categorías:
●Control y temporización: los recursos internos, tales como la memoria principal
y el bus del sistema, deben compartirse entre distintas actividades, incluyendo la E/S de
datos. Así, la función de E/S incluye ciertos requisitos de control y temporización, para
coordinar el tráfico entre los recursos internos y los dispositivos externos.
●Comunicación con el procesador: esta comunicación implica decodificación de
órdenes, intercambio de datos, información de estado y reconocimiento de dirección.
●Comunicación con los dispositivos: implica intercambiar órdenes, información
de estado y datos.
●Almacenamiento temporal de datos: la velocidad de transferencia desde y hacia
la memoria principal o el procesador es bastante alta, dicha velocidad puede ser varios
órdenes de magnitud menor para la mayoría de los dispositivos periféricos. Los datos
provenientes de la memoria se envían al módulo de E/S en ráfagas rápidas. Los datos se
almacenan temporalmente en el módulo de E/S y después se envían al periférico a la
velocidad de éste.
●Detección de errores: estos errores pueden ser defectos mecánicos y eléctricos
en el funcionamiento del dispositivo. Cuando se encuentra un error, el módulo debe
informarle al procesador.

Identificación de técnicas

Para la identificación del dispositivo hay cuatro tipos de técnicas:

●Múltiples líneas de interrupción (no resulta práctico ya que si se utilizan varias
líneas, es probable que a cada una se conecten varios módulos de E/S).
●Consulta software se hace una llamada al servicio de interrupción que se encarga de consultar a
cada módulo de E/S para determinar el módulo que la ha provocado. Consume mucho tiempo
●Conexión en cadena todos los módulos de E/S comparten una línea común para
solicitar interrupciones y se conectan encadenándose uno tras otro. Cuando el
procesador recibe una interrupción, activa el reconocimiento de interrupción.
●Arbitraje de bus Cuando el procesador detecta la
interrupción, responde mediante la línea de reconocimiento de interrupción. Después, el
módulo que solicitó la interrupción sitúa su vector en las líneas de datos.

Concepto de puerta de Entrada y Salida paralelo.

Concepto de puerta de Entrada y Salida serie.

Tipos de transmisión serie.

Descripción del formato de transmisión serie asincrónica y sincrónica.

Descripción funcional de una puerta de E/S serie asincrónica,

Acceso a registros internos para control y determinación del estado de operación

de la puerta. Mapeado del subsistema E/S y la memoria. Administración de las
puertas por encuesta (polling) o por interrupción.

Tratamiento de la CPU de las operaciones de E/S, por interrupción o por software.

Transferencias de E/S por hardware,

DMA

La E/S con interrupciones y la E/S programada, presentan dos inconvenientes

inherentes:
●La velocidad de transferencia de E/S está limitada por la velocidad a la cual el
procesador puede comprobar y dar servicio a un dispositivo.
●El procesador debe dedicarse a la gestión de las transferencias de E/S.
Ambos métodos tienen un impacto negativo, tanto en la actividad del procesador
como en la velocidad de transferencia de E/S.

El DMA requiere un módulo adicional en el bus del sistema. El módulo de DMA

es capaz de imitar al procesador y es capaz de recibir el control del sistema, cedido por
el procesador.
El DMA con parada del CPU, el controlador DMA va a ocupar el Bus de Sistema y va a realizar
operaciones E/S. Depende del temporalizador, el contexto, y otras configuraciones

DMA Robo de Ciclo: Cada cierto tiempo se permite una parada de CPU cada x tiempo y pudieron
realizar 1 palabra de DMA. Esto suaviza la para en la CPU ya que al tener paradas pequeñas en
tiempo constante

DMA El Bus Compartido: Hay momentos en donde una instrucción REQUIERE el uso del bus,
por ejemplo la carga de la instrucción. Otro ejemplo seria en el almacenamiento de datos en la
memoria. Entonces por lo tanto como todas las instrucciones usan el bus en cierto momento dado,
se puede coordinar que en las zonas de la invocacion de una instrucción o en donde SI O SI se sepa
que se va a utilizar el bus, se evita llamar al DMA. Cuando se sabe que esta libre. Por ejemplo
etapas de Decodificación, Ejecución.

Canales E/S
Características.
El canal de E/S representa una ampliación del concepto de DMA. Un canal de E/S
puede ejecutar instrucciones de E/S, lo que le confiere un control completo sobre las
operaciones de E/S. En este caso, la CPU no ejecuta instrucciones de E/S; éstas se
almacenan en memoria principal para ser ejecutadas por un procesador de uso
específico contenido en el propio canal de E/S.

implementación.

Unidad 4: Subsistema de memoria.

El objetivo de la memoria caché es lograr que la velocidad de la memoria sea lo
más rápida posible.

Subsistema Memoria Repaso de la organización jerárquica de la memoria

Memoria principal y Memoria secundaria.

Memoria caché, concepto y descripción

Elementos de diseño de la caché.

● Tamaño de caché: nos gustaría que el tamaño fuera lo suficientemente pequeño
como para que el coste total medio por bit se aproximara al de la memoria principal
sola, y que fuera lo suficientemente grande como para que el tiempo de acceso medio
total fuera próximo al de la caché.
● Función de correspondencia: ya que hay menos líneas de caché que bloques de
memoria principal, se necesita un algoritmo que haga corresponder bloques de memoria
principal a líneas de caché. Pueden utilizarse tres técnicas:
Correspondencia directa: consiste en hacer corresponder cada bloque de
memoria principal a sólo una línea posible de caché. Los bits restantes especifican uno de los
bloques de memoria principal.
Correspondencia asociativa: permite que cada bloque de memoria
principal pueda cargarse en cualquier línea de la cache

Correspondencia asociativa por conjuntos: La cache se divide en conjuntos, cada

uno de un número x de líneas. Un bloque puede asignarse en cualquiera de las
líneas del conjunto. En este caso, la lógica de control de la caché interpreta una
dirección de memoria como tres campos: etiqueta, conjunto y palabra.

Algoritmos de sustitución.
Cuando se introduce un nuevo bloque en la caché, debe sustituirse uno de los
bloques existentes.
*El más efectivo es probablemente el denominado “utilizado menos recientemente”
(LRU)
*“primero en entrar-primero en salir” (FIFO)
*“utilizado menos frecuentemente” (LFU),

La última posibilidad es elegir una línea al azar entre las posibles candidatas.

análisis de prestaciones, métodos de implementación típicos, múltiples niveles.

Conceptos de memoria virtual.

Unidad 5 : Paralelismo y mejora de prestaciones

Concepto de procesamiento paralelo.

Paralelismo a nivel instrucción.

Procesadores superescalares. Ejemplos.

La supersegmentacion aprovecha el hecho de que muchas etapas del cauce realizan tareas que requieren
menos
de medio ciclo de reloj. De este modo, doblando la velocidad del reloj interno, se permite la realizacion de
dos
tareas en un ciclo de reloj externo

El superescalar, en cambio, tiene multiples cauces de instrucciones independientes. Cada cauce consta de
multiples etapas, de modo que puede tratar varias instrucciones a la vez. El hecho de que haya varios
cauces
introduce un nuevo nivel de paralelismo

Clasificación de arquitecturas paralelo: taxonomía de Flynn.

Ejemplos de aplicación.

la taxonomía introducida primeramente por flynn es todavía la forma más común de

clasificar a los sistemas según sus capacidades de procesamiento paralelo

● una secuencia de instrucciones y una secuencia de datos (SISD, single

instruction, single data):un único procesador interpreta una única secuencia de
instrucciones, para operar con los datos almacenados en una única memoria.
los computadores monoprocesador caen dentro de esta categoría.
● una secuencia de instrucciones y múltiples secuencias de datos (SIMD, single
instruction multiple data): una única instrucción máquina controla paso a paso
la ejecución simultánea y sincronizada de un cierto numero de elementos de
proceso. cada elemento de proceso tiene una memoria asociada, de forma que
cad instrucción es ejecutada por cada procesador, con un conjunto de datos
diferentes. los procesadores vectoriales y los matriciales pertenece a esta
categoría.
● múltiples secuencias de instrucciones y una secuencia de datos (MISD): se
transmite una secuencia de datos a un conjunto de procesadores, cada uno de
los cuales ejecuta una secuencia de instrucciones diferente. esta estructura
no se usa porque es muy cara y no es optima
● múltiples secuencias de instrucciones y múltiples secuencias de datos
(MIMD):un conjunto de procesadores ejecuta simultáneamente secuencias de
instrucciones diferentes con conjuntos de datos diferentes. los smp, los
clusters, y los sistemas NUMA son ejemplos de esta categoría.

Arquitecturas Multiprocesador. Memoria compartida o distribuida.

SMP (Symetric Multi Processors) es un termino que se refiere a la arquitectura hardware del computador, y
tambien al comportamiento del sistema operativo que utiliza dicha arquitectura
*Hay dos o mas procesadores similares con capacidades comparables
 Estos procesadores comparten la memoria principal y las E/S, y estan interconectados mediante un bus
u otro tipo de sistema de interconexion de forma que el tiempo de acceso a memoria es
aproximadamente el mismo para todos los procesadores.
 Todos los procesadores comparten los dispositivos de E/S, bien a traves de los mismo canales o
mediante canales distintos que proporcionan caminos de acceso al mismo dispositivo
 Todos los procesadores pueden desempenar las mismas funciones, de ahi el termino “simetrico”
 El sistema esta controlado por un SO integrado que proporciona las interacciones entre los
procesadores y sus programas a los niveles de trabajo, tarea, fichero y dato.

En los clusters la unidad de interaccion fisica es normalmente un mensaje o un fichero completo

En los cluster pueden ser homogenios o también pueden ser semi homogenios. Tambien puede tenerse
distinto hardware y sistema operativos

Clusteres de alto rendimiento Procesar una gran cantidad de datos

Clusteres de alta disponibilidad Que siempre este disponible
Clusteres de alta eficiencia Muchas tareas en el menor tiempo posible

en un SMP , varios procesadores comparten una única memoria mediante un bus

compartido u otro tipo de mecanismo de interconexió[Link] característica distintiva de
estos sistemas es que el tiempo de acceso a memoria principal es aproximadamente
el mismo para cualquier procesador. un desarrollo más reciente es la organización con
acceso no uniforme a memoria ((NUMA), como el propio nombre indica, el tiempo de
acceso a zonas de memoria diferentes puede diferir en un computador NUMA

Análisis de prestaciones.

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Utilizacion de un amplio banco de registros

Los registros constituyen el dispositivo de almacenamiento mas rapido disponible; mas que la
memoria principal y que la cache. El banco de registros es pequeno fisicamente, esta en el mismo
chip que la ALU y la unidad de control, y emplea direcciones mucho mas cortas que las de la cache
y la memoria.

Ventanas de registros
Un procedimiento tipico emplea solo unos pocos parametros y variables, por lo que se usa un
conjunto pequeno de registros, llamado ventana, que se direcciona como si fuera el unico conjunto
de registros. La ventana se divide en tres areas de tamano fijo: registros de parametros, registros de
datos locales y registros temporales.