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Unidad de Apoyo a la Formación Académica

Computación Digital

Tema 1.4
Fundamentos de Sistemas Digitales - UC1 - Semana 4
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Índice

1.4 Fundamentos de Sistemas Digitales - UC1 - Semana 4 3

1.4.1 Conversores de código binario y detección de errores 3
1.4.1.1 Fundamentos, ejemplos y simulación (i.e, binario, BCD,
alfanumérico, paridad) 3
1.4.2 Codificadores y decodificadores 6
1.4.2.1 Fundamentos, ejemplos y simulación 6
1.4.3 Flip-flops 10
1.4.3.1 Fundamentos, clasificación, ejemplos y simulación 10
1.4.3.2 Señal de Reloj 15
1.4.3.3 Aplicaciones de los Flip-flops 18
Recursos complementarios 21
Referencias 21
Autoevaluación 22

Tema 1.4.: Fundamentos de Sistemas Digitales - UC1 - Semana 4

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1.4 Fundamentos de Sistemas Digitales - UC1 - Semana 4

1.4.1 Conversores de código binario y detección de errores

1.4.1.1 Fundamentos, ejemplos y simulación (i.e, binario, BCD, alfanumérico,

paridad)
Siempre que se transmite información desde un dispositivo (el transmisor)
hasta otro (el receptor), existe la posibilidad de que puedan producirse errores tales
que causen que el receptor no reciba la información idéntica tal y como la envió́ el
transmisor. La principal causa de errores de transmisión es el ruido eléctrico, el cual
consiste en fluctuaciones espurias en el voltaje o en la corriente, dichas señales de
ruido están presentes en todos los sistemas electrónicos en diversos grados (Tocci,
Widmer, & Moss, 2007).

Figura 1.4-1. Ruido que produce un error en la transmisión de datos digitales. (Tocci, Widmer, & Moss, 2007)

Uno de los métodos más comunes para la detección de errores es el método de

paridad simple, el cual consiste en la generación de un bit de paridad que se agrega
a la información binaria que se va a transmitir, en otras palabras, se debe convertir el
código binario a un código de error antes de que sea transmitido. Se puede trabajar
con paridad par o impar.

Ejemplo 1: Se desea transmitir la palabra de código 1001 (número 9 en BCD)

utilizando paridad par, para lo cual se debe agregar un bit de paridad par igual a “0”,
de tal manera que el número total de “1”s a ser transmitido sea un número par, por
tanto, la información a transmitir sería:

Ejemplo 2: Se desea transmitir la palabra de código 1000001 (letra “A” en código

ASCII) utilizando paridad impar, para lo cual se debe agregar un bit de paridad impar
igual a “1”, de tal manera que el número total de “1”s a ser transmitido sea un número
impar, por tanto, la información a transmitir sería:

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Para cualquiera de los ejemplos, el receptor determina si la información es correcta

verificando la paridad, es decir, contando el número de “1”s.
Para que el proceso de detección funcione, tanto el transmisor como el receptor
deben acordar la paridad con la cual se va a trabajar.

Este método funciona sólo si la probabilidad de tener un bit errado es baja. No sirve
en el caso de tener mas de un bit errado y tampoco puede corregir el bit errado
detectado, lo único que puede hacer el receptor es solicitar al transmisor el reenvío
de la información.

El bit de paridad par se genera mediante la operación lógica XOR entre los bits de la
información que se desea transmitir y el bit de paridad impar se genera con la
operación XNOR.

Código Hamming
Existen códigos de error que pueden detectar y corregir, como es el caso del
código de errores Hamming (Hm). Este código utiliza paridad par y tiene la capacidad
de detectar y corregir únicamente un bit errado. En la Figura 1.4-2 se muestra el
procedimiento para convertir cualquier información binaria en un código Hamming.

Figura 1.4-2. Proceso para generar el código Hamming, detectar y corregir un bit errado. (Vallejo 2024)

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Por ejemplo, si los bits de información son 4, es decir, n=4, entónces se deberá añadir
3 bits de paridad. Estos bits se ubicarán en las posiciones p0, p2 y p4, los bits de
información se van insertando entre los bits de paridad en las posiciones que quedan,
por tanto:
Hm = n + p
Hm = 4 + 3
Hm = 7
Hm = p1 p2 n3 p4 n5 n6 n7

Para obtener los valores de los bits de paridad se debe realizar la operación lógica
XOR entre los bits de información cuyo bit “1”, en la numeración de la posición en
binario, coincida con el bit “1” de la posición en binario del bit de paridad. Por ejemplo,
si n=1011 se tiene:
p1 (001) = n3 (011) xor n5 (101) xor n7 (111)
p2 (010) = n3 (011) xor n6 (110) xor n7 (111)
p4 (100) = n5 (101) xor n6 (110) xor n7 (111)

Reemplazando los valores de los bits de información se tiene:

p1 (001) = 1 xor 0 xor 1 = 0

p2 (010) = 1 xor 1 xor 1 = 1
p4 (100) = 0 xor 1 xor 1 = 0

Con los valores obtenidos de los bits de paridad y los de información se obtiene como
resultado el código Hamming:
Hm = 0 1 1 0 0 1 1
Este código Hamming generado se transmite y llega al receptor donde se aplica el
mismo proceso que la generación para determinar la posición del bit errado, tomando
en cuenta para la operación XOR también a los bits de paridad. Es importante notar
que cualquiera de los 7 bits transmitidos podrían llegar con error. Una vez detectado
el bit errado se procede al cambiar su valor por el correcto, es decir, cambiar “0” por
“1” o viceversa.
Entre los elementos más comunes para el diseño de un circuito generador, detector
y corrector de error, se encuentran los decodificadores y codificadores, los cuales se
estudian en el siguiente tema.

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1.4.2 Codificadores y decodificadores

1.4.2.1 Fundamentos, ejemplos y simulación

Decodificadores
Un decodificador es un circuito combinacional con varias entradas y varias
salidas. Dependiendo de la palabra de código binario ingresado en sus entradas se
activa una de sus salidas. La Figura 1.4-3 (Tocci, Widmer, & Moss, 2007) muestra un
decodificador con N entradas y M salidas. Existen 2 N posibles combinaciones de
entrada, o palabras de código. Para cada una de estas combinaciones, sólo una de
las M salidas estará activada.

Figura 1.4-3. Diagrama de un decodificador de N entradas por M salidas. (Tocci, Widmer, & Moss, 2007)

La Figura 1.4-4 (Zapata, 2020) muestra el diseño de un decodificador de 2 a 4 a partir

de su tabla de verdad.

Figura 1.4-4. Decodificador de 2 a 4. (Zapata, 2020)

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Decodificador comercial de 3 a 8
La Figura 1.4-5 (Tocci, Widmer, & Moss, 2007) muestra el diseño interno,
diagrama y tabla de verdad de un decodificador de 3 a 8 líneas 74LS138, que utiliza
tres líneas de entrada y 8 salidas, las cuales se activarán dependiendo del código
ingresado en las entradas. En este caso las salidas se activan en nivel bajo.
Adicionalmente posee 3 entradas de habilitación.

Figura 1.4-5 Decodificador comercial 74LS138. (Tocci, Widmer, & Moss, 2007)

Implementación de funciones lógicas con decodificadores

De manera similar a los multiplexores, es posible implementar funciones
lógicas con decodificadores.

Figura 1.4-6. Implementación de funciones lógicas con decodificadores. (Urbano, 2020)

Online available:https://slideplayer.es/slide/4266262/

Como se puede observar en la Figura 1.4-6, a partir de la tabla de verdad se obtiene

la función lógica como suma de productos (SOP). Las variables de entrada de la tabla
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de verdad (x,y,z) se conectan a las entradas del decodificador y la salida (C) se

obtiene realizando una suma lógica sólo de las salidas del decodificador que
contienen los mintérminos que corresponden a la función de salida C en la tabla de
verdad.

Decodificador BCD a 7 segmentos

El decodificador BCD a 7 segmentos convierte el código BCDnatural a un código
de salida de 7 bits que se usa generalmente para habilitar los 7 segmentos (Light
Emitter Diode LED) de un display, que es un dispositivo electrónico para visualización
de información digital. En la Figura 1.4-7 se puede observar un decodificador BCD a
7 segmentos 74LS47 cuyas salidas se activan en nivel bajo, por tanto, sirve para
activar los segmentos de un display de ánodo común, es decir, que todos los ánodos
tienen una alimentación común.

Figura 1.4-7. Decodificador BCD a 7 segmentos para ánodo común. (Zapata, 2020)

En la Figura 1.4-8 se observa un decodificador BCD a 7 segmentos 74LS48, cuyas

salidas se activan en alto, por tanto, sirve para activar los segmentos de un display
de cátodo común, es decir, que todos los cátodos tienen una alimentación común.

Figura 1.4-8. Decodificador BCD a 7 segmentos para cátodo común. (Zapata, 2020)

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Codificadores
La codificación es el proceso opuesto a la decodificación. Un codificador tiene
M entradas y dependiendo de cuál de ellas está activada, produce un código de salida
de N bits. En la Figura 1.4-9 (Tocci, Widmer, & Moss, 2007) se muestra un codificador
con M entradas y N salidas.

Figura 1.4-9. Diagrama de un codificador. (Tocci, Widmer, & Moss, 2007)

La Figura 1.4-10 muestra el diseño interno de un codificador de 8 a 3, basado en su

tabla de verdad y con entradas y salidas activadas en nivel alto.

Figura 1.4-10. Diseño de un codificador de 8 a 3. (Zapata, 2020)

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1.4.3 Flip-flops

1.4.3.1 Fundamentos, clasificación, ejemplos y simulación

Celda Básica
La celda básica es el elemento más pequeño de una memoria (dispositivo de
almacenamiento de información). Los elementos de memoria más utilizados se
denominan flip-flops y su estructura interna posee una celda básica, cuya función es
la de almacenar un bit de información (“1” ó “0”), para lo cual posee 2 señales de
entrada llamadas Reset (R) y SET (S). Mediante la activación del reset se almacena
un “0” y mediante la activación del set se almacena un “1”. La Figura 1.4-11 muestra
la configuración interna de una celda básica, que puede estar realizada en base a
compuertas NOR o NAND y la Figura 1.4-12 muestra el símbolo y tabla de
funcionamiento de una celda básica con cualquier configuración, tomando en cuenta
que el valor lógico “1” significa activado y el valor lógico “0” significa desactivado.

Figura 1.4-11. Diagrama lógico de Celdas Básicas. (U2-CAT1-SL-SISTEMAS DIGITALES)

Figura 1.4-12. Símbolo y tabla de funcionamiento de una Celda Básica (Vallejo 2024)

En conclusión, una celda básica almacena un “0” cuando se activa la entrada reset y
se desactiva set. Almacena un “1” cuando sólo se activa la entrada set. La información
guardada en la salida Q permanece inalterable cuando set y reset se mantienen
desactivados y por último, nunca se deben activar ambas entradas a la vez porque
genera lo que se llama “condición prohibida” (ambigua), esta condición no representa
ni “0” ni “1” dando un valor indefinido a la salida Q de la celda básica.

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Flip-flops
Un Flip-Flop (FF) es el elemento básico de una memoria, el cual tiene la
capacidad de almacenar un bit de información (“1” o “0”). El cambio de estado de su
salida (Q) depende de un cambio en sus entradas síncronas, llamadas así porque
dependen de una señal cuadrada llamada “reloj” CLK. La presencia de un pulso
(flanco) en la señal de reloj CLK permite que los valores de las entradas síncronas
generen cambios de un estado a otro en la salida Q del flip-flop.

Figura 1.4-13. Símbolo general de un flip-flop. (Tocci, Widmer, & Moss, 2007)

Algunos flip-flops contienen entradas adicionales llamadas PRESET (Pr) y CLEAR

(Clr), mostradas en la Figura 1.4-14. Estas entradas generalmente se activan en nivel
bajo (L) y son asíncronas (no dependen de la señal de reloj CLK). Uno de los
propósitos de estas entradas es el de establecer condiciones iniciales en las salidas
de las flip-flops.

Cuando se activa (en nivel bajo) la entrada PRESET, la salida Q(H) toma el valor de
uno (Q=1) y cuando se activa (en nivel bajo) la entrada CLEAR la salida Q(H) toma el
valor de cero (Q=0).

Figura 1.4-14. Entradas asíncronas de los FF: PRESET y CLEAR. (Tocci, Widmer, & Moss, 2007)

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Clasificación de los flip-flops

Los flip-flops (Biestables) se sincronizan por reloj, por tanto establecen su
salida únicamente cuando la señal de reloj CLK cambia de alto a bajo (flanco negativo
o descendente) o de bajo a alto (flanco positivo o ascendente), por tanto, existen flip-
flops disparados por flanco negativo y flip-flops disparados por flanco positivo. La
distinción entre unos y otros se indicará con la presencia o ausencia de una negación
en la entrada de reloj como se muestra en la Figura 1.4-15.

Figura 1.4-15. (a) Flip-flop disparado por flanco ascendente (PGT) (b) Flip-flop disparado por flanco
descendente. Las entradas de control síncronas determinan el efecto de la transición activa del reloj. (Tocci,
Widmer, & Moss, 2007)

Los flip-flops sincronizados por reloj se clasifican de acuerdo a sus entradas de control
síncronas, cuyo efecto sobre la salida Q dependen del CLK. Existen varios tipos de
flip-flops:
- Flip-flop SR
- Flip-flop JK
- Flip-flop D
- Flip-flop T

Flip-flop SR
La operación del flip-flop SR disparado por flanco es similar a la operación
analizada anteriormente en la celda básica, con la diferencia de que el cambio de
estado se efectúa en el flanco del pulso de la señal de reloj. La Figura 1.4-16 muestra
el símobolo y tabla de funcionamiento de un flip-flop SR disparado por flanco positivo
o ascendente.

Figura 1.4-16. (a) Flip flop SR activado en flanco positivo (b) Tabla de funcionamiento (Tocci, Widmer, & Moss,
2007).
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Flip Flop tipo JK

La operación de un FF tipo JK es muy similar a la de un FF SR. La única diferencia
es que no tiene un estado ambiguo o condición prohibida. Para la condición J=K=1 el
FF complementa el estado presente. La Figura 1.4-17 muestra el símobolo y tabla de
funcionamiento de un flip-flop JK disparado por flanco positivo o ascendente.

Figura 1.4-17. Flip flop JK activado en flanco positivo y tabla de funcionamiento (Tocci, Widmer, & Moss, 2007).

Flip Flop tipo D

También denominado “seguidor de datos”, la operación de un FF tipo D es
mucho más simple. Solo posee una entrada D además de la señal de reloj. Se le
denomina "data" y es muy útil cuando queremos almacenar un dato de un bit (0 o 1).
Si hay un 1 en la entrada D cuando se aplica el pulso de reloj la salida Q toma el valor
de 1 y lo almacena. Si hay un 0 en la entrada D, cuando se aplica el pulso de reloj la
salida toma el valor de y lo almacena. La Figura 1.4-18 muestra el símobolo y tabla
de funcionamiento de un flip-flop D disparado por flanco positivo o ascendente.

Figura 1.4-18. Flip flop D activado en flanco positivo y tabla de funcionamiento (Tocci, Widmer, & Moss, 2007).

Flip Flop tipo T

Solo posee una entrada T además de la señal de reloj. Se le denomina "toggle".
Si hay un 0 en la entrada T, cuando se aplica el pulso de reloj la salida mantiene el
valor del estado presente y si se aplica un 1 la salida complementa el estado presente.
La Figura 1.4-19 muestra el símobolo y tabla de funcionamiento de un flip-flop T
disparado por flanco positivo o ascendente.

Figura 1.4-19. Flip flop T activado en flanco positivo y tabla de funcionamiento (Vallejo 2024).

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LATCH
El latch (Biestable) es un tipo de elemento de memoria que tiene las mismas
tablas de funcionamiento que los flip-flops, la principal diferencia entre los dos
biestables radica en que los flip-flops se disparan por flanco y los latches se disparan
por nivel.

En el disparo o activación por flanco los cambios se efectúan en el cambio de bajada

o en el de subida del pulso de reloj y aunque las entradas cambien de valor durante
la duración del pulso, no se efectúan cambios hasta el siguiente pulso de reloj. En el
disparo o activación por nivel el latch responde a los cambios de las entradas mientras
el pulso de reloj está en nivel alto o en nivel bajo. En cuanto a la representación los
latches no poseen el símbolo > en la entrada de reloj como se muestra en la Figura
1.4-20.

Figura 1.4-20. Latch D activado en nivel positivo (Vallejo 2024).

Ejercicio de Simulación
La Figura 1.4-21 muestra la simulación del funcionamiento de un flip-flop JK.
Se puede observar las formas de onda de las entradas síncronas JK y de las entradas
asíncronas CLEAR y PRESET activadas en nivel bajo. La salida Q del flip-flop
responde a los flancos de subida de la señal de reloj y a su tabla de funcionamiento,
siempre y cuando las entradas asincrónicas estén desactivadas (nive alto). Cuando
se activa el CLEAR (en nivel bajo) la salida Q se pondrá automáticamente en “0” (nivel
bajo) sin importar la presencia de los flancos del reloj ni los valores de las entradas
síncronas JK. Cuando se activa el PRESET (en nivel bajo) la salida Q se pondrá
automáticamente en “1” (nivel alto) sin importar la presencia de los flancos del reloj ni
los valores de las entradas JK.

Figura 1.4-21. Simulación del funcionamiento del Flip flop JK activado en flanco positivo (Tocci, Widmer, &
Moss, 2007).
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1.4.3.2 Señal de Reloj

Las máquinas secuenciales están reguladas por la señal de reloj, acorde con el tipo
de sincronismo que manejen los flip flops de la máquina, mismos que pueden ser:

Sincronismo por nivel (alto o bajo): el sistema hace caso de las entradas síncronas
mientras el reloj esté en el nivel activo (alto o bajo).
Sincronismo por flanco (de subida o de bajada): el sistema hace caso de las
entradas síncronas y evoluciona justo cuando se produce el flanco activo (de subida
o de bajada).

En la Figura 1.4-22 se identifican los diferentes tipos de sincronismos asociados a la

señal de reloj.

Figura 2. Identificación de los diferentes tipos de sincronismos en una señal de reloj. (Autor 2024)

Con el objetivo de aclarar el funcionamiento de los flip-flops y latch en base al tipo de

sincronismo de la señal de reloj, a continuación se muestra en la Figura 1.4-23 un
ejemplo para el tipo T con diferentes condiciones de activación de la señal de reloj.

Figura 3. Ejemplo para flip flops y latch tipo T con diferentes condiciones de activación para la señal de reloj.
(Autor 2024)
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Temporizador
Circuito mayormente utilizado para generar una señal de reloj es el
temporizador, el cual generalmente se lo obtiene mediante el uso del circuito
integrado 555. Existen diversos fabricantes de este dispositivo y por lo que se lo puede
encontrar con los siguientes nombres: TIC555, LMC555, NE555, LM555.

El circuito integrado 555, puede ser configurado como multivibrador monoestable

(genera un solo pulso a la vez) o como multivibrador astable (oscilador). Un
multivibrador astable oscila sin la necesidad de circuito de disparo externo, mientras
que un monoestable requiere de un disparo externo.

Multivibrador monoestable
Para generar un pulso con un período T, se configura el CI 555 como muestra
la Figura 1.4-24.

Figura 44. Distribución de entradas y salidas de temporizador 555 como monoestable (Fundamentos de
Sistemas Digitales, Floyd 2004)

Al conectar un interruptor en la entrada TRIG y un led en la salida OUT, al momento

de presionar el interruptor se encenderá el led durante el periodo T de la onda
cuadrada generada por el circuito. Para obtener el ancho del pulso aplicamos la
siguiente expresión, considerando la resistencia R1 y capacitancia C1 como entrada.

T = 1.1 x R1 x C1

Figura 5. Cálculo de periodo T en modo monoestable (https://images.app.goo.gl/wh2b7NikspTRn2hDA)

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Multivibrador astable
En el modo de funcionamiento astable, la salida del CI 555 cambia
continuamente entre el nivel bajo y el alto, independientemente del estado de la
entrada. La Figura 1.4-26 muestra la configuración del CI 555 en modo astable.

Figura 6-26. Configuración astable del CI 555 (https//www.areatecnologia.com/electronica/circuito-integrado-

555.html)

El tiempo que estará la salida en nivel alto y nivel bajo dependerá de los componentes
del circuito. La Figura 1.4-27 muestra la forma de onda de funcionamiento obtenida a
la salida del circuito astable.

Figura 7. Forma de onda de salida de un multivibrador astable

(https//www.areatecnologia.com/electronica/circuito-integrado-555.html)

El periodo (T) de la forma de onda, es el tiempo que tarda en repetirse un estado

determinado y en este caso será:
T = t1 + t2

Donde t1es el tiempo que estará en estado alto la salida y t2 es el tiempo que estará
en estado bajo la salida. Cabe aclarar que t1 y t2 no son el mismo tiempo debido a
que su valor está establecido por las siguientes ecuaciones:

t1 = 0,693 x (R1 + R2) x C

t2 = 0,693 x Rb x C

La frecuencia es el número de veces que se repite un período en cada segundo y se

obtiene invirtiendo el valor del período:

F=1/T

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1.4.3.3 Aplicaciones de los Flip-flops

Divisor de Frecuencia
Un flip-flop tipo JK con sus entradas cortocircuitadas y conectadas a un nivel
alto genera a la salida una forma de onda cuya frecuencia es la mitad de la frecuencia
de la señal de reloj. Cada vez que se desee dividir la frecuencia en potencias de 2,
se deberá aumetar flip-flops conectados entre sí a traves de sus salidas Q y sus
entradas para señal de reloj, como se puede observar en la Figura 1.4-28. En
conclusión, se puede obtener un circuito en el cual cada salida divide la frecuencia de
salida del flip-flop anterior, esta configuración permite, además de tener un divisor de
frecuencia, obtener una secuencia de cuenta a la salida de los flip-flops como se
puede observar en el diagrama de tiempos de la Figura 1.4-29.

Figura 8.4-28. Divisor de frecuencia de 3 bits ( Fundamentos de Sistemas Digitales, Floyd 2004. Pág. 477)

Figura 1.4-29. Diagrama de tiempos de un divisor de frecuencia de 3 bits (Fundamentos de Sistemas Digitales,
Floyd 2004. Pág. 478)

Fíjese que el período de la forma de onda de Q1 es el doble del período de la señal

de reloj, por tanto la frecuencia es la mitad, el período de Q2 es el doble de Q1 y por
tanto el cuádruple de CLK, lo que en términos de frecuencia significa ¼ de la
frecuencia de CLK. Se puede observar también una secuencia de cuenta a la salida
de los FF, generando otra aplicación muy común que es la de un contador binario

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asincrónico, este funcionamiento se evidencia en la tabla de verdad del circuito,

mostrada en la Figura 1.4-30.

Figura 1.4-30. Tabla de verdad de un divisor de frecuencia de 3 bits. (Fundamentos de Sistemas Digitales, Floyd
2004. Pág. 477)

Contadores asincrónicos
Como consecuencia de la división de frecuencia de la señal de reloj, aparecen
los circuitos contadores asincrónicos, los cuales generan a sus salidas una cuenta
binaria. Se debe notar que los flip-flops no cambian su estado exactamente al mismo
tiempo, debido a que no comparten el mismo impulso de reloj y es a esa característica
que se debe el nombre de asincrónicos.

A continuación se presenta el ejemplo para un contador asincrónico binario de 2 bits.

En la Figura 1.4-31 se presenta un contador de 2 bits conectado para que funcione
en modo asincrónico. Se evidencia, como se mencionó, que la señal de CLK se
conecta a la entrada de reloj C del primer FF0. El segundo FF se dispara cuando (𝑄̅ 0)
realiza una transición positiva. Dado el retardo que se genera por el paso de señales
entre un FF y otro, las transiciones de los impulsos de reloj de entrada y de la salida
(𝑄̅ 0) de FF0 no ocurren al mismo tiempo.

Figura 1.4-31. Contador binario asincrónico de 2 bits (Fundamentos de Sistemas Digitales, Floyd 2004. Pág.
476)

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Figura 1.4-32. Diagrama de tiempos del contador asincrónico de 2 bits (Fundamentos de Sistemas Digitales,
Floyd 2004. Pág. 477)

Obsérvese en la Figura 1.4-32 las ondas de salida de Q1 y Q0 y cómo se muestran

en función de los flancos de reloj y de la salida 𝑄̅ 0), además, el contador de 2 bits
presenta 4 estados diferentes, tal como se esperaría de dos FF (2 ^2=4). Se debe
considerar que Q0 representa el bit menos significativo (LSB) y Q1 representa el bit
más significativo (MSB). La transición de estados del contador se representa en la
tabla de la Figura 1.4-33.

Figura 1.4-33. Tabla de verdad de un contador asincrónico de 2 bits (Fundamentos de Sistemas Digitales, Floyd
2004. Pág. 477)

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Recursos complementarios

Códigos de errores. Hamming

https://youtu.be/uZMiduXTPBc?si=U4u1ueYl4SD8v2x5

Codificadores y decodificadores
https://youtu.be/1V5oQQ8s7CA?si=_q_y2PpspJKuBNhi

Diagramas de tiempo con flip-flops

https://youtu.be/miZZWGRpgas?si=4R6XmFadk2H8drTG

Contadores asincrónicos
https://youtu.be/IOFzAbr9UuA?si=e1Xn00u1gqIc4tRi

Diseño y simulación de circuitos en software Proteus

https://youtu.be/P5qEspAtW40?si=ST1eq2B6nxvUQwRF

Referencias

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Tema 1.4.: Fundamentos de Sistemas Digitales - UC1 - Semana 4

 Vicerrectorado de Docencia
Unidad de Apoyo a la Formación Académica

Autoevaluación

1. Uno de los métodos más comunes para detección de errores es:

A. Paridad compuesta
B. Paridad simple
C. Paridad mixta
D. Método sin paridad

2. El código Hamming permite:

A. Detectar un bit errado y no corregir.
B. No detecta bit errado.
C. Detecta dos bits errados.
D. Detecta un bit errado y corrige.

3. Los display de cátodo común, para su funcionamiento, se polarizan en:

E. Tierra (Ground)
F. Vcc (5V)
G. Neutro
H. Vcc (12V)

4. Un decodificador permite:
A. Escoger cuál entrada va a su salida.
B. Escoger la salida para que salga la señal de entrada
C. Activar la salida de acuerdo a la combinación de entrada.
D. Comparar números binarios

5. Los codificadores son:

A. Circuitos secuenciales.
B. Circuitos combinacionales.
C. Circuitos mixtos.
D. Circuitos con memoria.

6. En un codificador de prioridad:
A. La entrada con mayor prioridad es la menos significativa.
B. Todas las entradas tienen igual prioridad.
C. La entrada con mayor prioridad es la más significativa.
D. No tienen prioridad.

7. Cuál es la finalidad de usar un display de ánodo común:

A. Que se usa con cualquier decodificador.
B. Que se usa para ver códigos hexadecimales.
C. Que se usa con un decodificador BCD a 7 segmentos 74148.
D. Que se usa con un decodificador BCD a 7 segmentos 74147

8. Una función lógica no se puede implementar mediante:

A. Multiplexores
B. Codificadores
Tema 1.4.: Fundamentos de Sistemas Digitales - UC1 - Semana 4
 Vicerrectorado de Docencia
Unidad de Apoyo a la Formación Académica

C. Decodificadores
D. Comparadores

9. La entrada reset en una celda básica establece:

A. El almacenamiento del bit de salida.
B. El bit de salida = 0.
C. El bit de salida = 1.
D. Condición prohibida (ambigua)

10. La diferencia entre una celda básica realizada con compuertas NAND y una
realizada con compuertas NOR es:
A. El nivel de activación de las señales de entrada.
B. Los valores que puede tomar la salida.
C. Los valores que pueden tomar las entradas.
D. No hay diferencia entre las dos configuraciones.

11. El cambio de la salida de un flip flop se produce:

A. Estableciendo los valores de sus entradas sincrónicas y con un flanco
de su señal de reloj.
B. Estableciendo su estado y que se produzca cambio de su entrada.
C. Estableciendo su señal de reloj y que se produzca cambio de su entrada.
D. Estableciendo los valores de sus entradas asincrónicas y con un flanco
de su señal de reloj.

12. En base al funcionamiento del flip flop J-K, si salida Q = 1 y se desea que al
siguiente pulso de reloj permanezca Q = 1 es necesario que:
A. J=0 y K=1
B. J = 1 y K=1.
C. J=0 y K=0.
D. Clear=0 y Preset=1

13. Si la entrada de un flip-flop tipo T es igual a 1 salida del flip-flop es:

A. La salida mantiene el valor del estado presente cuando se aplica la señal
de reloj
B. La salida complementa el valor del estado presente cuando se aplica la
señal de reloj.
C. La salida es igual al valor de entrada cuando se aplica la señal de
reloj.
D. La salida es siempre igual a 0.

14. La señal de salida de un temporizador en configuración astable es:

A. Generar un solo pulso a la vez ante la presencia de una señal de
entrada.
B. Cambia continuamente entre el nivel bajo y el alto independientemente
del estado de la entrada.
C. Cambia continuamente entre el nivel bajo y el alto dependiendo del
estado de la entrada.
D. La salida nunca cambia.
Tema 1.4.: Fundamentos de Sistemas Digitales - UC1 - Semana 4