Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Laboratorio deElectrónica Digital I
Sesión 8

Flip Flops
Objetivos particulares
Comprender el funcionamiento y las características de los diversos tipos de Flip Flops,
incluyendo los Flip Flops R-S, J-K, T y D.
Identificar y familiarizarse con los símbolos representativos de cada tipo de Flip Flop, tanto en
diagramas esquemáticos como en la notación de circuitos.
Comprender la importancia de las características y tipos de la señal de sincronia Clk para el
uso de los Flip Flops J-K, T y D.
Establecer condiciones iniciales de funcionamiento de los sistemas secuenciales mediante el
uso del Clear (Clr) y Preset (Pr) de los Flip Flops J-K, T y D.
Aplicar los Flip Flops en aplicaciones prácticas del diseño de sistemas secuenciales,
efectuando la simulación en un programa EDA.

Elementos de competencia
1. Comprensión conceptual: Los estudiantes deben adquirir un conocimiento sólido y una
comprensión profunda de los principios y conceptos relacionados con los Flip Flops,
incluyendo sus tipos, funcionamiento y características. Esto implica la capacidad de
explicar claramente cómo funcionan y cómo se diferencian entre sí.
2. Identificación y representación: Deben ser capaces de identificar los diferentes tipos
de Flip Flops y reconocer sus símbolos en diagramas esquemáticos y notación de
circuitos. Esto incluye la habilidad de asociar el tipo de Flip Flop con su símbolo
correspondiente.
3. Pensamiento crítico: Deben fomentar el pensamiento crítico al cuestionar y evaluar las
aplicaciones y limitaciones de los Flip Flops en situaciones reales. Esto incluye la
capacidad de evaluar alternativas y tomar decisiones razonadas.
4. Comunicar el procedimiento y los resultados obtenidos en forma oral y escrita.

Lab. Electrónica Digital I, S8, FIME UANL, M.C. Juan Ángel Garza Garza, octubre 2023

1
Fundamento teórico
Un Flip-Flop es un elemento de memoria capaz de almacenar un solo bit de información.
Los tipos estándar más conocidos seon Flip-Flops incluyen RS, JK, T, D y SR.
Los Flip-Flops son componentes fundamentales en el diseño de sistemas secuenciales debido
a su capacidad de almacenar información.
También se les conoce con varios nombres, como:

• Elemento básico de memoria.

• Cerrojos o candados.

• Multivibradores biestables o binarios.

Flip Flop RS
El Flip Flop conocido como RS (Reset-Set) obtiene su nombre por su origen en la Hughes
Aircraft Company durante la década de 1950 y puede ser construido utilizando dos puertas
NOR realimentadas

Símbolo Tabla característica

R S Q Q’ Función

0 0 Qn Q’n Memoria

0 1 1 0 Set

1 0 0 1 Reset

1 1 1 1 No usado

Para comprender el funcionamiento de el FF RS podemos recurrir a un ejemplo de una alarma

del libro "110 PROYECTOS DE ALARMAS ELECTRÓNICAS", escrito por R. M. Marston y
publicado por la Editorial Gustavo Gili en 1977, con el ISBN: 84-252-0953-6, podemos
encontrar varias aplicaciones del Flip Flop RS (Reset Set, por sus siglas en inglés).

Sistemas Digitales y/o Electrónica Digital I, FIME UANL, M.C. Juan Ángel Garza Garza, Noviembre 2023
Esta aplicación consiste en una alarma sonora (Buzzer) que consta de los siguientes
elementos:

Sección de Entrada:
Esta sección incluye la entrada S que está formada
por tres sensores, denominados A, B y C, que
normalmente están en posición abierta y están
conectados en paralelo. Además, se cuenta con un
botón de acción momentánea para llevar a cabo la
función de R Reset ( Restablecer).

Sección Intermedia:
En esta parte del circuito se utiliza un Flip Flop RS
construido con un circuito integrado SN74LS02 en
donde se utilizan solo dos de las cuatro compuertas
Nor.

Salida (Q):
Para la salida, se emplea un transistor 2N2222 que
suministra energía al relé. En la salida del contacto
normalmente abierto del relé se conecta un dispositivo
emisor de sonido, como un buzzer o una alarma.

Esta configuración permite que el buzzer se escuche cuando cualquiera de los sensores A, B o
C se activen. Y deje de escucharse solo cuando no esté oprimido ninguno de los botones A, B
o C y se presione el botón Reset.
Esto proporciona una solución efectiva para detectar y mantener situaciones de alarma y solo
apagarla con el botón Reset."
La acción de memoria consiste en mantener el valor de Q (ya sea 0 o 1) en ambos casos
cuando ya no este oprimido ningún botón R=0 y S=0.

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Explicaremos gráficamente paso a paso cómo funciona el sistema de alarma,

iniciaremos definiendo las condiciones

iniciales son: como entradas tenemos
S=0, R=0, y como salidas Q=0 y Q’=1

En el caso de que se activen

cualquiera de los sensores A, B o C
con un valor igual a 1, la entrada Set
tomara el valor de 1 (S=1) y la salida Q
tomaría el valor de uno activando la
alarma.

Una vez activada la alarma al soltar el

botón que fue activado la entrada Set
tomará el valor de 0 (S=0) y la salida Q
permanecerá en el valor de uno
activando la alarma (memoria del
SET).

Para desactivar la alarma Q=0, es

necesario que no estén oprimidos
ninguno de los botones A, B o C
permaneciendo el valor de S=0 y
presionar el botón de Reset R=1

Al soltar el botón Reset el valor de R

regresará a cero R=0 y la alarma
permanecerá apagada (Memoria del
Reset)
Regresando a condiciones iniciales

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Flip Flop JK

Llamado así por las siglas del nombre de su inventor Jack Kilby, un ingeniero de Texas
Instruments, en la década de 1950.

Símbolo Tabla característica

Clk J K Q Q’ Función

0 X X Qn Q’n No pulso

 0 0 Qn Q’n Memoria
 0 1 1 0 Set
 1 0 0 1 Reset
 1 1 Q’ Q Toggle

El circuito integrado SN7473 que contiene dos flip Flop JK con entrada de Clear (Dual J-K Flip-
Flops with Clear).
Entradas Salidas

Clr’ Clk J K Q Q’
L X X X L H

H  L L Q0 Q0’

H  H L H L

H  L H L H

H  H H Toggle
H H X X Q0 Q0’

Distribución de terminales
Diagrama Funcional Tabla caracteristica
(Pin Out)

El Flip Flop JK SN7473 es un dispositivo secuencial que requiere una entrada de

sincronización llamada Clk (Reloj) para su funcionamiento. Este reloj se activa cuando
experimenta una transición negativa, es decir, cuando cambia de un valor alto a bajo (de 1 a 0).
La activación del reloj es esencial para actualizar el estado interno del Flip Flop y reflejar los
cambios en las entradas en la salida.

Además de la entrada de reloj, el SN7473 también tiene una entrada asíncrona llamada Clr
(Clear). Cuando se aplica un valor de cero (L) a la entrada Clr, sin importar el estado de las
demás entradas, la salida Q toma el valor de cero (L). Esto significa que la entrada Clr tiene
prioridad sobre las demás entradas y puede restablecer el estado del Flip Flop a cero de
manera inmediata.

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 En resumen, el Flip Flop JK SN7473 opera con una entrada de reloj que se activa con
transiciones negativas y una entrada Clr que permite borrar el estado del Flip Flop a cero
cuando se le proporciona un valor bajo en dicha entrada, independientemente de las
condiciones de las otras entradas.

Para comprender el funcionamiento del Flip Flop JK, arma el siguiente circuito utilizando el
programa PROTEUS y verifica la tabla característica.

Señal de sincronia en forma manual y automatica

Circuito para comprobar el funcionamiento del Flip Flop SN7473

Las condiciones iniciales de prueba son:

1.- El Selector de la señal de sincronía en modo manual.
2.- los valores de la entrada de control J=0 y K=0.
3.- El valor de la entrada de Rst=1.
4.- Los valores de salida Q=1 y Q’=0.
RESET

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 Al cambiar el valor de la
entrada Rst=0 podemos
comprobar que el valor de
la salida Q=0 y por lo tanto
Q’=1.

activación del Reset

Valor de la salida Q=1

Para obtener Q=1, establece

J=1, K=0 y genera una
transición negativa (cambio
de uno a cero) en la entrada
Clk.

Q=1

Memoria de Q=1

Si regresamos el valor de
la entrada J=0 y
proporcionamos de nuevo
una transición negativa en
la entrada Clk, de esta
manera, los valores de
salida permanecerán en su
estado Memoria Q=1

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Valor de la salida Q=0

Para obtener Q=0,

establece J=0, K=1 y
genera una transición
negativa (cambio de uno a
cero) en la entrada Clk

Q=0

Memoria de Q=0

Al proporcionar los valores

de las entradas J=1 y K=1
al llegar una transición
negativa en la entrada Clk
los valores de salida
cambiaran y por cada pulso
que se le proporcione el
valor de salida cambiara
nuevamente Memoria de Q=0

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Toggle (Alternar)

Cuando las entradas J=1 y K=1 reciben una transición negativa en la entrada Clk, los
valores de salida cambiarán. Cada pulso posterior en Clk provocará un cambio
adicional en el valor de salida

Manteniendo los valores de

las entradas J=1 y K=1 si
cambiaos en la entrada Clk a
modo automático en donde la
señal de sincronía la
proporciona un generador

los valores de salida

cambiaran por cada transición
negativa que se presente.

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El circuito integrado 74112 también contiene dos FFs JK, y requiere de una transición negativa
en el Clk, además cuenta con dos entradas adicionales asíncronas Clear y Preset (Dual J-K
Negative-Edge-Triggered Flip-Flops With Clear And Preset).

Entradas Salidas
Pr Clr’ Clk J K Q Q’
L H X X X H L
H L X X X L H
L L X X X H+ H+
H H  L L Q0 Q0’
H H  H L H L
H H  L H L H
H H  H H Toggle
H H H X X Q0 Q0’
Distribución de terminales
Diagrama Funcional Tabla caracteristica
(Pin OUT)

El Flip Flop JK SN7112 es muy similar al SN7473 pero este cuenta con una entrada adicional
síncrona llamada Pr (preestablecer), que al activarse con un valor de cero, establecerá la salida
Q en uno (H).
La nota en las salidas H+ cuando seleccionamos al mismo tiempo Clr=0 y Pr=0, significa que:
Los niveles de salida en esta configuración no están garantizados para cumplir con los niveles
mínimos para Voh si los niveles bajos en Preset y clear están cerca del mínimo de Vil. Además,
esta configuración no es estable; es decir, no persistirá cuando ya sea Preset o Clear vuelva a
su nivel inactivo (alto) y por lo que no hay prioridad entre el Clr y Pr y es una combinación no
recomendada.
En resumen, el Flip Flop JK SN74112 opera con una entrada de reloj que se activa durante
transiciones negativas, una entrada Clr que permite borrar el estado del Flip Flop a cero
cuando se le proporciona un valor bajo en dicha entrada, y una entrada Pr que establece la
salida Q en uno, independientemente de las condiciones de las otras entradas.
Para comprender el funcionamiento del Flip Flop JK SN74112, arma el siguiente circuito
utilizando el programa PROTEUS y verifica la tabla característica.

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El Flip Flop T (Toggle o cambio de estado, o alternancia) es una variante del Flip Flop JK. En
esta versión, cuando las entradas J y K están conectadas, se denomina Flip Flop T. Este flip-
Flop solo tiene dos posibles combinaciones: T=0, que representa la condición de memoria, y
T=1, que representa la condición de Toggle. La condición de Toggle se utiliza para alternar
entre dos estados con cada pulso de reloj o pulso de entrada. Su capacidad para cambiar de
estado lo hace especialmente útil en la construcción de circuitos secuenciales y dispositivos
que requieren la generación de patrones de salida específicos.

Símbolo Tabla característica

Clk T Q Q’ Función

0 X Qn Q’n No pulso
 0 Qn Q’n Memoria
 1 1 0 Toggle

Para comprender el funcionamiento del Flip Flop T, arma el siguiente circuito utilizando el
programa PROTEUS y verifica la tabla característica.

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 Flip Flop D (Delay o retardo); Data (dato). El flip-Flop D se utiliza para almacenar datos en
circuitos digitales, especialmente en registros, memorias y en situaciones donde se necesita
retener temporalmente un dato antes de que se pueda procesar o transmitir

Símbolo Tabla característica

Clk D Q Q’ Función

0 X Qn Q’n Qn
 1 1 0 1
 0 0 1 0

Dual J-K Flip-Flops with Clear

El circuito integrado SN7473 que contiene dos flip Flop JK con entrada de Clear (Dual J-K Flip-
Flops with Clear).
Entradas Salidas

Pr’ Clr’ Clk D Q Q’

L H X X H L
H L X X L H
L L X X H+ H+
H H  H H L
H H  L L H
H H L X Q0 Q0’

Distribución de terminales
Diagrama Funcional Tabla caracteristica
(Pin OUT)

El Flip Flop JK SN7473 es un dispositivo secuencial que requiere una entrada de

sincronización llamada Clk (Reloj) para su funcionamiento. Este reloj se activa cuando
experimenta una transición positiva, es decir, cuando cambia de un valor bajo a alto (de o a 1).
La activación del reloj es esencial para actualizar el estado interno del Flip Flop y reflejar los
cambios en las entradas en la salida.
La nota en las salidas H+ cuando seleccionamos al mismo tiempo Clr=0 y Pr=0, significa que:
Los niveles de salida en esta configuración no están garantizados para cumplir con los niveles
mínimos para Voh si los niveles bajos en Preset y clear están cerca del mínimo de Vil. Además,
esta configuración no es estable; es decir, no persistirá cuando ya sea Preset o Clear vuelva a

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su nivel inactivo (alto) y por lo que no hay prioridad entre el Clr y Pr y es una combinación no
recomendada.

Para comprender el funcionamiento del Flip Flop D, arma el siguiente circuito utilizando el
programa PROTEUS y verifica la tabla característica

La mayoría de los dispositivos lógicos programables, como el PLD 22V10, incorporan Flip
Flops D en su estructura, con un total de 10 Flip Flops D disponibles para su uso, como se
muestra en la siguiente figura:

Cada uno de los 10 Flip Flops D en el PLD 22V10 está equipado con una entrada de Reset
Asíncrono (AR, Asynchronous Reset) y otra de Set Síncrono (SP, Synchronous Preset). El AR
no requiere la señal de sincronización Clk para activarse, simplemente cuando AR=1, hace que
la salida Q se establezca en 0. Por otro lado, el SP, al activarse con SP=1, espera la transición
positiva de la señal Clk para establecer Q en 1.

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Condiciones iniciales

En los circuitos secuenciales que emplean Flip Flops, no siempre se establece un valor de
salida predeterminado al iniciar, se pueden definir condiciones iniciales deseables para las
salidas Q utilizando el siguiente circuito para activar las entradas Clr (Clear) y Pr (Preset) según
sea necesario

Puede utilizar un circuito RC (Resistor-Capacitor) para establecer una condición inicial.

Funcionará como un circuito de temporización. Al conectar la alimentación, el condensador
comenzará a cargarse a través de la resistencia, creando una señal de subida.

Circuito para activar el RST al inicio Circuito para activar el PR al inicio

Los circuitos mostrados nos permiten que al conectar el sistema a la energía eléctrica se active
el Rst o el Pr forma automática, llevándolo desde el arranque al estado condiciones iniciales
deseado.
Esto efecto es posible debido al comportamiento del capacitor con respecto a la frecuencia, se
puede decir que se comporta como una resistencia aparente variable y que es Inversamente
proporcional a la frecuencia. XC = 1/2 F C.

Como lo podemos observar en la ecuación de modo que: a medida que la frecuencia

Aumenta, el efecto de resistencia aparente del capacitor disminuye, para frecuencias muy
altas la resistencia aparente tiende a un valor de cero.
Cuando se conecta el circuito a la fuente de alimentación, el voltaje aumenta abruptamente de
0 a 5 V en cuestión de milisegundos, lo que indica una frecuencia muy alta. En este momento,
la resistencia aparente del capacitor tiende a cero. Por lo tanto, en ese instante, la terminal Clr
se conecta a tierra, lo que proporciona un valor de cero y asegura que la salida Q tome el valor
de cero.

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Una vez polarizado el sistema, la frecuencia de la corriente directa es cero de modo que la
reactancia capacitiva es muy alta conectando la entrada de Clr a uno a través de la R1 y
desactivándola la función Clr.

La función de R2 de 100K es descargar el capacitor cuando el sistema no está conectado a

la fuente, lo que garantiza que se restablezcan las condiciones iniciales cada vez que se
conecta el sistema a la energía.
El siguiente circuito consta de tres Flip Flop JK 74LS112, denominados FF2, FF1 y FF0, cuyas
salidas son Q2, Q1 y Q0, respectivamente. La señal de sincronización Clk está conectada en
cascada. Observamos que la señal de condiciones iniciales está conectada a las tres entradas
Rst de cada uno de los Flip Flops. Cuando el circuito se conecta a la energía, se activa
momentáneamente la señal de Reset en los tres Flip Flops, lo que los lleva a tomar el valor de
cero en sus salidas Q2=0, Q1=0 y Q0=0 y genera un valor de cero en el Display

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De modo que si conectamos el circuito de condiciones iniciales a los Pr de todos los Flip Flops
al conectar la energía al sistema iniciaría con el valor Q2=1, Q1=1 y Q0=1 que corresponde al
número 7(10) en decimal

Si deseamos que, al conectar el circuito a la energía, el contador inicie con el valor de uno, es
decir, con Q2=0, Q1=0 y Q0=1, lo que representa el número binario 001 (2), equivalente al
número decimal 1(10), realizaremos la siguiente configuración: conectaremos la señal de
condiciones iniciales al pin Pr (preset) del FF0 y al pin Clr (clear) de los FF1 y FF2, tal como se
muestra en el display de la figura adjunta.

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Sistemas Digitales y/o Electrónica Digital I, FIME UANL, M.C. Juan Ángel Garza Garza, Noviembre 2023
Si deseamos que, al conectar el circuito a la energía, el contador inicie con el valor de cuatro,
es decir, con Q2=1, Q1=0 y Q0=0, lo que representa el número binario 100(2), equivalente al
número decimal 4(10), realizaremos la siguiente configuración: conectaremos la señal de
condiciones iniciales al pin Pr (preset) del FF2 y al pin Clr (clear) de los FF0 y FF1, tal como se
muestra en el display de la figura adjunta.

Para el caso en donde se requiera un valor logico de uno para estblecer las condiciones
iniciales se recomienda el siguiente curcuito

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Actividad de aprendizaje QUIZ Aplicaciones de los Flip Flops

Contando con las tablas características de los Flip Flops D Y T.

Flip Flop D Flip Flop T
Clr Pr CLK D Qn+1 Clr Pr CLK T Qn+1

L H X X L L H X X L

H L X X H H L X X H

L L X X * L L X X *

H H 0 X Qn H H 0 X Qn

H H  L L H H  Qn

H H  H H H H  1 Qn’

Se requiere relacionar cada gráfica con su respectivo circuito y describir su aplicación práctica.
Cabe destacar que todos los circuitos parten de las mismas condiciones iniciales, donde S1=1,
S2=0 y S3=0. Para ello se utilizan las señales asíncronas S y R para establecer una condición
inicial.
Los circuitos 1 y 4 utilizan Flip-Flops D y son sincrónicos, ya que los 3 Flip-Flops dependen de
la misma señal de reloj, que se produce en la transición positiva.
Para la simulación en Proteus, se recomienda utilizar multivibrador astable con el SN7474,
Por otro lado, los circuitos 2 y 3 se basan en Flip-Flops T y son asincrónicos, debido a que el
reloj de cada Flip-Flop depende del valor de la salida del Flip-Flop anterior. Para su simulación
en Proteus, se sugiere utilizar el Flip-Flop JK SN74112, con las entradas JK interconectadas
haciendo la función de un Flip Flop T.
En resumen, los circuitos presentados tienen diferentes aplicaciones prácticas y se diferencian
por el tipo de Flip-Flops utilizados y su sincronización
Para obtener la solución se requiere de simular cada uno de los cuatro circuitos en PROTEUS

C1 C2

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 C3 C4

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 Circuito Grafica de tiempos

1 A

2 B

3 C

4 E

1 2 3 4

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Reporte (lista de Cotejo, Check List)
1 Portada.

2 Solución del Quiz

Imágenes de los diagramas de los 4 circuitos.

3 Conclusiones

4 Recomendaciones

5 Referencias bibliográficas y hojas del fabricante

Entregables en Google Classroom

PROTEUS Animaciones
Archivos entregables comprimidos en
1 1
un solo archivo PDF
2 2
Zip o RAR
3 3
4 4

En esta sesión no hay prototipo ni entrevista solo los archivos entregables

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