UNIVERSIDAD AUTÓNOMA DE NUEVO LEÓN
FACULTAD DE INGENIERÍA MECÁNICA Y ELÉCTRICA
LABORATORIO DE ELECTRONICA II
PRACTICA #3.- Captura esquemática
Nombre: Diego Acosta Galván N.L. 6
Matrícula: 2077858
Carrera: IMTC
Grupo: MM3
Docente: Juan Ángel Garza Garza
Semestre: Enero-Junio 2024
13/02/2024
Tablas de verdad
m ABCD AND OR EXOR NAND NOR
0 0000 0 0 0 1 1
1 0001 0 1 1 1 0
2 0010 0 1 1 1 0
3 0011 0 1 0 1 0
4 0100 0 1 1 1 0
5 0101 0 1 0 1 0
6 0110 0 1 0 1 0
7 0111 0 1 1 1 0
8 1000 0 1 1 1 0
9 1001 0 1 0 1 0
10 1010 0 1 0 1 0
11 1011 0 1 1 1 0
12 1100 0 1 0 1 0
13 1101 0 1 1 1 0
14 1110 0 1 1 1 0
15 1111 1 1 0 0 0
Pinout
Captura esquemática
Simulación proteus
Circuito implementado
Cuestionario
1.- ¿Cuál es el significado de la palabra GAL?
Es un acrónimo para la definición en ingles “Generic Array Logic” o arreglo
genérico lógico.
2.- ¿Cuántas entradas máximo puede tener el GAL22V10?
22 entradas
3.- ¿Cuántas salidas máximo puede tener el GAL22V10?
10 salidas
4.- ¿Cuál es el significado de JEDEC?
Joint Electron Device Engineering Council por sus siglas en inglés, en español es
el consejo de ingeniería de dispositivos de electrón conjuntos.
Conclusiones
Durante la realización de la practica pudimos observar ciertas de las aplicaciones
de los componentes, tales como el poder replicar operadores lógicos con el uso de
simples push buttons, sin embargo, la mayoría del aprendizaje en esta
introducción es meramente teórico, cosas como saber los valores para poder tener
unos o ceros lógicos como salida en un circuito son cosas imprescindibles para
nuestro desarrollo en el campo.
Referencias bibliográficas
Solo se han consultado los manuales asignados por el docente.
Manual de laboratorio de sistemas
electrónicos digitales
(modalidad presencial)
Teoría y Práctica
Autores: Juan Angel Garza Garza, M. C. Humberto Figueroa Martinez, M. I. Jesús Daniel
Garza Camarena.
segunda edición, enero 2024
©Universidad Autónoma de Nuevo León
Facultad de Ingeniería Mecánica y Eléctrica
Pedro de Alba S/N
Cd. Universitaria
San Nicolás de los Garza N.L.
México Cp 66450
http:\\WWW.FIME.UANL.MX
Tel. (0181) 83294020 Ext. 5921
Email:
[email protected]http://jagarza.fime.uanl.mx/
Impreso en FIME UANL México
ISBN: en trámite
Laboratorio de Electrónica Digital, JAGG, HFM, JDGC, febrero 2024
1
Contenido
Sesión 3 ................................................................................................................................3
Captura Esquemática con Dispositivos Lógicos Programables ........................................3
Objetivos particulares........................................................................................................3
Elementos de competencia. ..............................................................................................3
Material a utilizar ...........................................................................................................4
Fundamento Teórico .....................................................................................................5
Actividad de aprendizaje. ..............................................................................................6
Cuestionario: ...............................................................................................................11
Reporte ........................................................................................................................11
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Sesión 3
Captura Esquemática con
Dispositivos Lógicos
Programables
Objetivos particulares
Durante el desarrollo de esta sesión el alumno implementará los operadores lógicos And,
Or, Nand, Nor y Exor de cuatro entradas en un solo Circuito Integrado (Chip), un
Dispositivo Lógico Programable (PLD), con la ayuda del programa de captura esquemática
(Schematic) y comprobando sus tablas de verdad por medio de la simulación del programa
PROTEUS.
Elementos de competencia.
Crear un nuevo proyecto utilizando el programa de ispLEVER Classic, Proporcionando la
información del nombre y ubicación del archivo, y Seleccionar el tipo de diseño.
Seleccionar la Familia PLD, Gal, dispositivo y tipo de empaque.
Crear una nueva fuente (New Source) definiendo el nombre del archivo y elaborar el
diagrama de conexiones con los pasos de componentes, conectores, variables, definir nodo
de entrada o salida, así como la asignación del numero de terminal, de los operadores And,
Or, Nand, Nor y Exor, todos de cuatro entradas, por medio de la captura esquemática
(Schematic).
Obtener los archivos de reporte (REP o RPT) y Programación (JED) del PLD.
Utilizar el programa PROTEUS para efectuar la simulación utilizando el PLD AM22V10
cargando el archivo JEDEC generado anteriormente.
Comunicar el procedimiento y los resultados obtenidos en forma oral y por medio de un
reporte escrito.
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Material a utilizar
Programas de aplicación (software):
IspLEVER Classic
Microsoft Word (reporte)
Proteus
ScreenToGif
Cant. descripción imagen
1 Una fuente de alimentación de cinco volts
9 Resistores de 330 a 1/4 W
Led’s de 5 mm económico diferentes colores, ámbar, Azul, rojos y
9
verdes.
1 Tablilla de conexiones (Proto-Board) 1 Bloque 2 Tiras 830 puntos
1 DIP Switch deslizable (4 o 8 interruptores deslizables) tipo TTL
Switch Push Micro NO (interruptor de no retención normalmente
4
abierto)
1 Cables diferentes tamaños ya listos para alambrar
Dispositivo Logico Programable (PLD)
1
22V10
Microchip Lattice
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Fundamento Teórico
Por medio de la Captura Esquemática es posible fabricar en un Circuito Integrado de
Aplicación Especifica (ASIC siglas en inglés), utilizando diagramas que representan a los
diferentes componentes del circuito y solo se efectúan interconexiones entre ellos.
La gran ventaja de usar esta herramienta es el de hacer los diseños utilizando una
computadora, donde los errores son fácilmente detectables y corregibles,
El orden de conecxión de los componentes básicos de la captura esquemática son los
siguientes:
1.-Símbolos.
2.- Conectores.
3.- Etiquetas.
4.- Puertos de Entrada y/o Salida.
5 I/O PADS Asignar el numero de terminal
Símbolos son una representación gráfica de los componentes o operadores.
Conectores (alambre) para la interconexión entre las terminales de los símbolos, o
Dispositivos de entrada/salida.
Etiquetas (Variables) los nombres para la identificación de las entradas o salidas
aclarando que el nombre que le asignemos a las variables hay que tomar en cuenta que es
sensible a mayuculas y minisculas es decie que, una A mayuscula es diferente variable de
una a minuscula.
Puertos de entrada/salida es la definición de la terminal utilizada como un Puerto de
Entrada, Salida o Puerto Bidireccional
I/O PADS es modulo para asiginar el numero de terminal valida para un pin de entrada o
salida..
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Actividad de aprendizaje.
Diseñar y efectuar la simulación de los operadores: And, Or, Exor, Nand, y Nor de cuatro
entradas llamadas A, B, C y D, implementados en un dispositivo lógico programable (PLD)
GAL (Generic Logic Array) 22V10, usando el programa de captura esquemática y el
compilador Isp Expert System Starter Software y comprobar su funcionamiento comparando
sus Tablas de Verdad con la simulaciones obtenidas en Abel Test Vectors y Proteus.
Los componentes solicitados se encuentran en la biblioteca de símbolos GATES:LIB y
son:
G_4AND G_4OR G_4NOR
G_4NAND G_XOR
Note que para el operador Exor (G_XOR) no se encuentran disponibles símbolos de cuatro entradas por lo cual se usarán
tres símbolos de dos entradas utilizando la propiedad asociativa.
Asignar el numero de terminal (PIN) a cada una de las 4 entradas y 5 salidas correpondiendo a lña siguiente taba:
Entradas terminal Salidas terminal
A 1 AND 18
B 2 NAND 17
C 3 NOR 16
D 4 OR 15
EXOR 14
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Para asignar el número de terminal recurimmos a los I/OPADS y a Edit symbol atribute
Edit symbol
G_INPUT G_OUTPUT
atribute
El diseño en ingeniería se define como la creación y desarrollo de un producto
económicamente viable, proceso o sistema para satisfacer una necesidad
específica de un cliente o proceso.
Actualmente, el método más económico y que requiere la menor cantidad de
componentes para implementar los circuitos diseñados, lo constituye el PLD
(Dispositivo Lógico Programable) conocido como GAL (Arreglo Lógico Genérico),
ya que con un solo dispositivo se implementa cualquier circuito diseñado en clase o
laboratorio, pudiendo usarse el mismo dispositivo para el siguiente diseño, ya que
es borrable y reprogramable.
Además, su precio accesible para un estudiante de una universidad pública. De este
modo es fácil lograr que cada estudiante implemente los diseños solicitados en este
manual así como los propios.
En la selección del dispositivo (Select Device) para
que se muestre los diferentes modelos del GAL
hay que activar la opción Show Obsolete
Devices y en la parte superior de la lista se
mostrara GAL Device,
y ahí no importando la marca (Lattice, Atmel,
Cypres, etc.) seleccionara por el tamaño 16V8,
18V8, 20V8, 22V10 o 26V12 según sea su
dispositivo
El tipo de empaque (Package type) DIP (Empaque dual
en línea)
Isp Lever Classic
En la versión de Projet Navigator, solo se
selecciona la opción de GAL Device List y entre
ellos el GAL22V10
Projet Navigator
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Circuito Terminado.
Diagrama Esquemático de los operadores lógicos And, Nand, Nor, Or y Exor de cuatro entradas,
elaborado en el programa Schematic.
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Antes de constuir el prototipo es comveniente efectuar una simulación y comprobar el
correcto funcionamiento de el circuito, en este mismo programa se tiene la opcion de
generar un código llamado Abel-Test Vectors y que genera una grafica con niveles de cada
uno de los valores de entrada y salidas, que se pueden comparar con la tabla de verdad
esperada de cada uno de los operadores logicos, si cumple con ello entonces se procede
a conastruir el prototipo, y si no coinciden los valores se debe de revisar lo hecho en la
captura esquemática.
Codigo en ABEL-Testvectors para efectuar la simulación de los operadores logicos
descritos en la captura esquemática.
MODULE SESION
"16 FEB 2023
"SIMULACION DE LOS OPERADOES BASICOS
"JAGG
A,B,C,D PIN;
AND, NAND, OR, NOR, EXOR PIN ISTYPE 'COM';
TEST_VECTORS
([A,B,C,D]->[AND, NAND, OR, NOR, EXOR])
[0,0,0,0]->[.X.,.X.,.X.,.X.,.X.];
[0,0,0,1]->[.X.,.X.,.X.,.X.,.X.];
[0,0,1,0]->[.X.,.X.,.X.,.X.,.X.];
[0,0,1,1]->[.X.,.X.,.X.,.X.,.X.];
[0,1,0,0]->[.X.,.X.,.X.,.X.,.X.];
[0,1,0,1]->[.X.,.X.,.X.,.X.,.X.];
[0,1,1,0]->[.X.,.X.,.X.,.X.,.X.];
[0,1,1,1]->[.X.,.X.,.X.,.X.,.X.];
[1,0,0,0]->[.X.,.X.,.X.,.X.,.X.];
[1,0,0,1]->[.X.,.X.,.X.,.X.,.X.];
[1,0,1,0]->[.X.,.X.,.X.,.X.,.X.];
[1,0,1,1]->[.X.,.X.,.X.,.X.,.X.];
[1,1,0,0]->[.X.,.X.,.X.,.X.,.X.];
[1,1,0,1]->[.X.,.X.,.X.,.X.,.X.];
[1,1,1,0]->[.X.,.X.,.X.,.X.,.X.];
[1,1,1,1]->[.X.,.X.,.X.,.X.,.X.];
END
Imagen de la simulación de los operadores logicos descritos en la captura esquemática.
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Obtenga para la Tabla de verdad los valores para cada una de las salidas.
m ABCD And Or Exor Nand Nor
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
10 1010
11 1011
12 1100
13 1101
14 1110
15 1111
Recomendaciones:
7.- En el programa Proteus realice el diagrama del PLD y cargue el archivo JED y efectué
la simulación para cada una de las combinaciones de entrada y obtenga los valores de cada
uno de los operadores booleanos, incluya su nombre, Numero de lista , brigada y fecha de
realización.
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Cuestionario:
• ¿Cuál es el significado de la palabra GAL?
• ¿Cuantas Entradas máximo puede tener el de GAL22V10?
• ¿Cuantas Salidas máximo puede tener el de GAL22V10?
• ¿Cuál es el significado de JEDEC?
Reporte (lista de Cotejo, Check List)
1 Portada con datos completos.
2 Tablas de verdad de todos los operadores
3 Imagen de la distribución de terminales PINOUT
4 Imagen de la Captura esquemática
5 Imagen de la simulación
6 Diagrama en Proteus
7 Cuestionario contestado
8 Foto del circuito implementado
9 Conclusiones
10 Recomendaciones
11 Referencias Bibliográficas
Archivos entregables
Archivo de la
Reporte Archivo de la Archivo de
captura animaciones
completo simulación diagrama
esquemática
PDF SCH ABV PDSPRJ GIF
Todos incluidos en un solo archivo ZIP o RAR llamado LWXNLY. ,W=dia, X=hora,
Y=No. de lista en un archivo ZIP o RAR
Una vez cumplido lo anterior agendar entrevista presencial para mostrar el circuito
implementado y los resultados en forma oral y escrita.
La inteligencia consiste no sólo en el conocimiento, sino también en la
destreza de aplicar los conocimientos en la práctica.
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11
Aristóteles.
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