1.1.

Un flip-flop "S-R Set-dominante" difiere del flip-flop S-R normal en que

cuando S y R están a valor lógico 1 simultáneamente se realiza la
operación de Set. Obtener la tabla de operación, la tabla característica
y la ecuación característica del flip-flop, y realizar una implementación
como latch asíncrono mediante puertas lógicas.

Sd Rd Q+ Sd Rd Q Q+ SdRd
0 0 Q 0 0 0 0 Q 00 01 11 10
0 1 0 0 0 1 1 0 0 0 1 1
1 0 1 0 1 0 0
1 1 0 1 1
1 1 1 0 1 1 0
1 0 0 1 Q+
Tabla de operación
1 0 1 1
Q+ =
1 1 0 1
1 1 1 1 Ec. característica
Tabla característica

1
1.1. Un flip-flop "S-R Set-dominante" difiere del flip-flop S-R normal en que
cuando S y R están a valor lógico 1 simultáneamente se realiza la
operación de Set. Realizar una implementación del circuito como
“clocked-latch”.
C Sd Rd Q+
Clocked-latch: si C = 0 => Q+ = Q 0 X X Q
1 0 0 Q
1 0 1 0
1 1 0 1
1 1 1 1

Método intuitivo. Si C = 0, Sd y Rd deben ser 0, lo que provocará Q+ = Q

Sd =
Rd =
Q+ =

Q+ =

2
1.1. Un flip-flop "S-R Set-dominante" difiere del flip-flop S-R normal en que
cuando S y R están a valor lógico 1 simultáneamente se realiza la
operación de Set. Realizar una implementación del circuito como
“clocked-latch”.
C SdC RdC Q+
Clocked-latch: si C = 0 => Q+ = Q 0 X X Q
1 0 0 Q
Método formal. 1 0 1 0
1 1 0 1
C SdC RdC Q Q+ 1 1 1 1
0 X X 0 0
0 X X 1 1 SdC RdC
1 0 0 0 0 CQ 00 01 11 10
1 0 0 1 1 00 0 0 0 0
1 0 1 0 0
1 0 1 1 0 01 1 1 1 1
1 1 0 0 1 1 0 1 1
11
1 1 0 1 1
1 1 1 0 1 10 0 0 1 1
1 1 1 1 1
Q+
Tabla característica Q+ = 3
1.1. Un flip-flop "S-R Set-dominante" difiere del flip-flop S-R normal en que
cuando S y R están a valor lógico 1 simultáneamente se realiza la
operación de Set. Realizar una implementación del circuito como
“clocked-latch”.
C Sd Rd Q+
Clocked-latch: si C = 0 => Q+ = Q 0 X X Q
1 0 0 Q
Q+ = 1 0 1 0
1 1 0 1
1 1 1 1

El peligro en la mapa entre las

casillas 7 y 15 hace que el circuito
oscile. Para eliminar la oscilación
hay que eliminar el peligro
añadiendo a Q+ el término SdC Q

Q+ = 4
1.2. Dado el siguiente circuito digital, encontrar la tabla característica
y la tabla de operación del flip-flop correspondiente.

Q+ =

A B Q Q+
0 0 0 0
0 0 1 1 A B Q+
0 1 0 0 0 0 Q
0 1 1 0 0 1 0
1 0 0 1 1 0 1
1 0 1 1 1 1 Q
1 1 0 0
1 1 1 1
Tabla de operación
Tabla característica
5
1.3. Diseñar un flip-flop tal que se cargue en su salida Q el valor de
una entrada SR o el valor de una entrada SL en función del valor
de una entrada de control K (0 carga SR, 1 carga SL). Indicar la
tabla de operación, la tabla característica y realizar una
implementación “clocked-latch” en base a un latch S-R.

K SR SL Q+ Q => Q+ S R
0 0 X 0 0 => 0 0 ϕ
0 1 X 1 0 => 1 1 0
1 X 0 0 1 => 0 0 1
1 X 1 1 1 => 1 ϕ 0
Tabla de operación Tabla excitación del S-R
K SR SL Q Q+ S R
0 0 X 0 0 0 ϕ
0 0 X 1 0 0 1
0 1 X 0 1 1 0
0 1 X 1 1 ϕ 0 Tabla característica
1 X 0 0 0 0 ϕ
1 X 0 1 0 0 1
1 X 1 0 1 1 0
1 X 1 1 1 ϕ 0 6
 K SR SL Q Q+ S R
0 0 X 0 0 0 ϕ Tabla característica
0 0 X 1 0 0 1
0 1 X 0 1 1 0
0 1 X 1 1 ϕ 0
1 X 0 0 0 0 ϕ
1 X 0 1 0 0 1
1 X 1 0 1 1 0
1 X 1 1 1 ϕ 0
SLQ SLQ
KSR 00 01 11 10 KSR 00 01 11 10
00 0 0 0 0 00 ϕ 1 1 ϕ

01 1 ϕ ϕ 1 01 0 0 0 0

11 0 0 ϕ 1 11 ϕ 1 0 0

10 0 0 ϕ 1 10 ϕ 1 0 0
S R
S= S=
R= R=
7
para “clocked-latch”
S=
R=

Latch S-R NOR

Latch S-R NAND

8
2.1. Explicar a qué tipo de circuito corresponde el siguiente circuito
digital. Indicar su tabla característica y su tabla de operación.

El circuito es equivalente a este otro basado en un clocked-latch S-R

(puertas 1, 2, 3, 4)

S=
R=
9
S=
R=

A B Q S R (Q+) Q+
0 0 0 1 0 (1) 1
0 0 1 0 1 (0) 0
0 1 0 0 0 (Q) 0 A B Q+
0 1 1 0 0 (Q) 1 0 0
1 0 0 1 0 (1) 1 0 1 Q
1 0 1 0 0 (Q) 1 1 0 1
1 1 0 1 0 (1) 1 1 1
1 1 1 0 1 (0) 0

Tabla característica Tabla de operación

10
2.2. Diseñar un flip-flop A-B tal que cuando los valores lógicos en las
entradas son distintos su valor se complementa y cuando son
iguales la salida se carga con el valor de las entradas. Encontrar la
tabla de operación, la tabla característica, y la ecuación
característica del flip-flop, y realizar una implementación “clocked-
latch” a partir de un “latch” S-R NAND.

A B Q Q+ AB
A B Q+ 0 0 0 0 Q 00 01 11 10
0 0 0 0 1 0 0 0 1 1 1
0 1 0 1 0 1
1 0 0 1 1 0 1 0 0 1 0
1 1 1 0 0 1 Q+
1 0 1 0
Tabla de operación 1 1 0 1 Q+ =
1 1 1 1
Ec. característica
Tabla característica

11
 A B Q Q+ A B Q Q+ S R
0 0 0 0 0 0 0 0 0 ϕ
0 0 1 0 0 0 1 0 0 1
Q => Q+ S R
0 1 0 1 0 1 0 1 1 0
0 1 1 0
0 => 0 0 ϕ
0 1 1 0 0 1
1 0 0 1 0 => 1 1 0
1 0 0 1 1 0
1 0 1 0 1 => 0 0 1
1 0 1 0 0 1
1 1 0 1 1 => 1 ϕ 0 1 1 0 1 1 0
1 1 1 1 Tabla de excitación del 1 1 1 1 ϕ 0
latch S-R
AB BQ AQ S=
Q 00 01 11 10 para “clocked-latch” R =
0 0 1 1 1
S=
1 0 0 ϕ 0
S
AB
Q 00 01 11 10
0 ϕ 0 0 0
R=
1 1 1 0 1
AQ R BQ
12
3.1. Indicar que tipo de circuito es el de la figura, su tabla de operación y
su tabla característica, y construir un circuito equivalente en base a
un “latch” S-R NOR.
MUX
I0 Q
Y Z
I1
X E S
CLK

CLK = 0 => S = 0 => Z = I0 => Q+ = Q (el flip-flop mantiene el dato)

CLK = 1 => S = 1 => Z = I1 => Q+ = =
X Y Q Q+
El circuito es un 0 0 0 1 X Y Q+
“clocked-latch” X-Y 0 0 1 0 0 0
con reloj activo alto y 0 1 0 0 0 1 0
esta tabla 0 1 1 0 1 0
1 0 0 1 1 1
característica:
1 0 1 0 Tabla de operación
1 1 0 1
1 1 1 1
Tabla característica 13
 X Y Q Q+ X Y Q Q+ S R
0 0 0 1 0 0 0 1 1 0
0 0 1 0 0 0 1 0 0 1
0 1 0 0 Q => Q+ S R 0 1 0 0 0 ϕ
0 1 1 0 0 => 0 0 ϕ 0 1 1 0 0 1
1 0 0 1 0 => 1 1 0 1 0 0 1 1 0
1 0 1 0 1 => 0 0 1 1 0 1 0 0 1
1 1 0 1 1 => 1 ϕ 0 1 1 0 1 1 0
1 1 1 1 1 1 1 1 ϕ 0
Tabla de excitación del
latch S-R
XY Q Y
Q 00 01 11 10 S= =
0 1 0 1 1 =
QX
1 0 0 ϕ 0
S Añado C
XY para el reloj
Q 00 01 11 10
0 0 ϕ 0 0
1 1 1 0 1 R= =
QX R QY 14
3.2. Representar el funcionamiento de un circuito J-K bajo las siguientes
señales de entrada, suponiendo inicialmente la salida Q a valor lógico
0 para:
a). "clocked flip-flop" con reloj activo en H.
b). flip-flop “master-slave" master (slave) activado por el reloj en H (L).
c). flip-flop disparado por flanco positivo.
J K Q+
CLK
0 0 Q
J 0 1 0
K 1 0 1
1 1 Q
a). "clocked flip-flop" con reloj activo en H.

CLK
J 1 0 1 0 1

K 0 0 1 0 1
Q+ = Q
Q Q+ = Q 1Q 1 Q+ = Q Q 0 Q 0 Q + = Q

15
b). flip-flop “master-slave" master (slave) activado por el reloj en H (L).

CLK
J K Q+
J 1 0 1 0 1
0 0 Q
K 0 0 1 0 1 0 1 0
Y+ = Y Y+ = Y Y+ = Y
1 0 1
Y
1 1 Q
Q Q+ = Y Q+ = Q Q+ = Y Q+ = Q Q+ = Y Q+ = Q

JK = 00: ¿Mantiene Y o mantiene Q?.

Depende de la configuración del flip-flop
Aquí se mantiene Y
c). flip-flop disparado por flanco positivo.

CLK
J 1 0 1

K 0 0 1

Q Q+ = Q 1 Q+ = Q Q Q+ = Q Q+ = Q
16
 4.1. Dado el circuito de la siguiente figura:
X Y Q+
A 2 X Q Q 0 0 Q
1
B 0 1 Q
Y
1 0 1
C
3 1 1 Q
Clk

a) Realizar el diseño de un flip-flop X-Y disparado por flanco positivo

en base a un flip-flop J-K disparado por flanco positivo.

X Y Q Q+ X Y Q Q+ J K
0 0 0 1 0 0 0 1 1 ϕ
0 0 1 0 Q => Q+ J K
0 0 1 0 ϕ 1
0 1 0 0 0 => 0 0 ϕ
0 1 0 0 0 ϕ
0 1 1 1 + 0
1
=>
=>
1
0
1
ϕ
ϕ
1
0 1 1 1 ϕ 0
1 0 0 1 1 0 0 1 1 ϕ
1 0 1 1 1 => 1 ϕ 0
1 0 1 1 ϕ 0
1 1 0 1
Tabla de excitación del 1 1 0 1 1 ϕ
1 1 1 0 1 1 1 0 ϕ 1
FF J-K
Tabla característica del
FF X-Y 17
X Y Q Q+ J K XY XY
0 0 0 1 1 ϕ Q 00 01 11 10 Q 00 01 11 10
0 0 1 0 ϕ 1 0 1 0 1 1 0 ϕ ϕ ϕ ϕ
0 1 0 0 0 ϕ
0 1 1 1 ϕ 0 1 ϕ ϕ ϕ ϕ 1 1 0 1 0
1 0 0 1 1 ϕ J K
1 0 1 1 ϕ 0
1 1 0 1 1 ϕ J= K= =
1 1 1 0 ϕ 1 =

18
b) Encontrar la tabla de operación del flip-flop A-B.

X Y Q+
A 2 X Q Q 0 0 Q
1
B 0 1 Q
Y
1 0 1
C
3 1 1 Q
Clk

X = F1(A, B, Q) = =
Y = F2(A, B, Q) =
A B Q X Y (Q+) Q+
0 0 0 0 0 ( ) 1
0 0 1 1 1 ( ) 0 A B Q+
0 1 0 0 0 ( ) 1 0 0
0 1 1 1 1 ( ) 0 0 1
1 0 0 0 1 (Q) 0 1 0
1 0 1 1 1 ( ) 0 1 1
1 1 0 0 1 (Q) 0
1 1 1 0 1 (Q) 1 Tabla de operación del
Tabla característica del FF A-B
FF A-B
19
 c) Suponiendo el flip-flop X-Y disparado por flanco positivo, calcular el
tiempo de setup, el tiempo de hold y el tiempo de propagación del flip-
flop A-B según los parámetros temporales del flip-flop X-Y (Tp, Tsetup,
Thold) y de las puertas lógicas (tp).
-- De CLK a Q: Tp
Tp(A-B) = Tp(LOG2) + Tp(X-Y)
A Q
X Q -- De A-B a CLK: Tsetup
LOG. 1
B Y CQ Tsetup(A-B) = TpMAX(LOG1) + Tsetup(X-Y) –
CLK
– TpMIN(LOG2)
LOG. 2 -- De CLK a A-B: Thold
Thold(A-B) = TpMAX(LOG2) + Thold(X-Y) –
– TpMIN(LOG1)

Tp(A-B) = 0 + Tp(X-Y) = Tp(X-Y)

A 2 X Q Q
1
B
Y Tsetup(A-B) = Tp(NAND1) + Tp(AND2) +
3
C + Tsetup(X-Y)
Clk Thold(A-B) = Thold(X-Y) – Tp(OR3)

20
d) Realizar la descripción VHDL de los flip-flops X-Y y A-B disparados
por flanco positivo.
A B Q+ X Y Q+
0 0 0 0 Q
0 1 0 1 Q
1 0 1 0 1
1 1 1 1 Q

Para el FF X-Y

Descripción VHDL
del FF A-B 21
5.1. Se desea diseñar un sumador serial, de forma que los bits de los
operandos entren en serie del menos significativo al más
significativo y, en cada ciclo se genere el bit de salida y se
almacene el acarreo generado que se utilizará como acarreo de
entrada para el siguiente bit. Se pide diseñar un flip-flop que
permita almacenar los acarreos a lo largo de la suma serial.
a). Mostrar la tabla característica, la tabla de operación, la
ecuación característica, …
Tiempo: T0|T1|T2|T3

Tabla de Co = F(A, B, Ci) B0|B1|B2|B3 A0|A1|A2|A3

verdad del B A
A B Q Q+ Ci S Co
acarreo de 0 0 0 0 0|C0|C1|C2 C0|C1|C2|C3
un sumador 0 0 1 0 S0|S1|S2|S3 memoria
completo. 0 1 0 0
0 1 1 1 A B Q+
1 0 0 0 0 0
1 0 1 1 0 1 Tabla de operación
Tabla 1 1 0 1 1 0
característica 1 1 1 1 1 1
de sumador
Q+ = F(A, B, Q) Ec. Característica.
serial.
Q+ => Co Q+ = A B + A Q + B Q
Q => Ci 22
Función Co de un full-adder
5.1.a). Mostrarla descripción VHDL del citado flip-flop y una
implementación con puertas lógicas.

Clocked-Latch
Master-Slave

Q+ = A B + A Q + B Q

Disparado por
flanco

23
 5.1.b). Diseñar el citado flip-flop del tipo “clocked” en base a un latch
interno S-R NAND.
A B Q Q+ A B Q Q+ S R
0 0 0 0 0 0 0 0 0 ϕ
0 0 1 0 Q => Q+ S R 0 0 1 0 0 1
0 1 0 0 0 => 0 0 ϕ 0 1 0 0 0 ϕ
0 1 1 1 ϕ 0
0
1
1
0
1 1
0 0
+ 0
1
=> 1 1
=> 0 0
0
1 1 0 0 0 0 ϕ
1 0 1 1 1 => 1 ϕ 0 1 0 1 1 ϕ 0
1 1 0 1 1 1 0 1 1 0
1 1 1 1 Tabla de excitación del 1 1 1 1 ϕ 0
FF S-R
Tabla característica del
FF A-B
AB AB
Q 00 01 11 10 Q 00 01 11 10
0 0 0 1 0 0 ϕ ϕ 0 ϕ

1 0 ϕ ϕ ϕ 1 1 0 0 0
S=AB R=AB
para “clocked-latch”
S = (A B) C R= AB C
24
5.1.c). Diseñar el citado flip-flop en base a un flip-flop cuya tabla de
operación es:
X Y Q+
0 0 Q
0 1 1
1 0 No valido
1 1 Q
A B Q Q+ X Y
Op Q => Q+ X Y Op X Y 0 0 0 0 1 1
0, Q 0 => 0 1 1 Q 1 1 0 0 1 0 0 0
1, 0 => 1 0 0 0 ϕ 0 1 0 0 1 1
0 1 1 0 1 1 1 ϕ 1
0, 1 => 0 0 0 0 0 1 0 0 0 1 1
1, Q 1 => 1 0 1 1 ϕ 1 1 0 1 1 ϕ 1
1 1 Q 1 1 0 1 0 ϕ
1 1 1 1 ϕ 1
Tabla de excitación del FF X-Y + Tabla característica del FF A-B
AB AB
Q 00 01 11 10 Q 00 01 11 10
0 1 1 0 1 0 1 1 ϕ 1

1 0 ϕ ϕ ϕ 1 0 1 1 1
X= Y= 25
6.1. Se quiere diseñar un flip-flop cuya entrada Y opere como entrada
de tipo D o de tipo T en función del valor lógico de la entrada de
selección X (0 tipo D, 1 tipo T).
a) Indicar la tabla de operación y encontrar la ecuación
característica del flip-flop. Construir un clocked-latch (reloj activo
alto) tomando como base un latch S-R NAND.

X Y Q Q+
0 0 0 0
X Y Q+ 0 0 1 0 XY
0 0 0 Q 00 01 11 10
0 1 0 1
0 1 1 0 0 1 1 0
0 1 1 1
1 0 1 0 0 0 1 0 1 0 1
1 1 1 0 1 1
Q+
Tabla de operación 1 1 0 1
1 1 1 0 Q+ =
Tabla característica Ec. característica

26
6.1.a) Indicar la tabla de operación y encontrar la ecuación
característica del flip-flop. Construir un clocked-latch (reloj
activo alto) tomando como base un latch S-R NAND.
X Y Q Q+ X Y Q Q+ S R
0 0 0 0 0 0 0 0 0 ϕ
0 0 1 0 Q => Q+ S R 0 0 1 0 0 1
0 1 0 1 0 => 0 0 ϕ 0 1 0 1 1 0
0
1
1
0
1 1
0 0
+ 0
1
=> 1 1
=> 0 0
0
1
0
1
1
0
1 1
0 0
ϕ
0
0
ϕ
1 0 1 1 1 => 1 ϕ 0 1 0 1 1 ϕ 0
1 1 0 1 1 1 0 1 1 0
1 1 1 0 Tabla de excitación del 1 1 1 0 0 1
FF S-R
Tabla característica del
FF X-Y
XY XY
Q 00 01 11 10 Q 00 01 11 10
0 0 1 1 0 0 ϕ 0 0 ϕ
1 0 ϕ 0 ϕ 1 1 0 1 0
S R
S= R=
27
para “clocked-latch”
6.1.b) Dadas las siguientes formas de onda indicar los valores que toman
la salida del clocked-latch del apartado (a). Hay que suponer que
inicialmente el flip-flop tiene cargado el valor lógico 0.

CLK

X 1 0 0 0 1 0 1 1 0

Y 0 0 1 0 0 1 1 0 0

Q Q Q 0 1 0 Q Q 1 0 Q
Q
6.1.c) Realizar una descripción
VHDL a nivel de comportamiento
del flip-flop XY clocked-latch del
apartado a).

28
7.1. Diseñar un flip-flop "D master-slave" utilizando únicamente dos
multiplexores de dos entradas.
Calcular el tiempo de propagación, de setup y de hold del circuito en
función de los tiempos de propagación del multiplexor: Tpd (tiempo
de propagación desde las entradas de datos) y Tps (tiempo de
propagación desde la entrada de selección).

S Z C Y+ Q+ Master con Mux: S => C, I0 => Y, I1 => D, Z => Y+

0 I0 0 Y Y Slave con Mux: S => C, I0 => Y, I1 => Q, Z => Q+
1 I1 1 D Q
Mux. D M-S
Tp(C->Q) = Tps(MUX2, S->Z) = tps
MUX MUX Tsetup(D->C) = Tpd(MUX1, I1->Z) +
D
I1 1 I1 2 Q + Tpd(MUX1, I0->Z) = 2 tpd
Z Y Z
I0 I0
o Tpd(MUX2, I0->Z)
E S E S
C Thold(C->D) = Tpd(MUX1, S->Z) = tps

29
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. Clr
Pr 17 18 Q
12 14
2 13
3 4 6 7 C 8
D 15 16
Y 9
Q
C 5
C C 10
C
1 C 11
C
C

Clr 0
Pr 18 Q
1 0 1 17 1
12 14
2 13
Clr = 0 7
1
C 8
D 3 4 6 15 16
Pr = 1 Y 9
0 0
1 Q
C 5
C C 10
C 1
1 C 11
C Reset
C

30
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. 1
Clr
Pr 18 Q
0 1 0 17 0
12 14
2 13
Clr = 1 7
0
C 8
D 3 4 6 15 16
Pr = 0 Y 9
1 1
Q
C 5
C C 10
C 1
1 C 11
C Set
C
Clr 0
Pr 0 18 Q
1 1 17 1
12 14
2 13
Clr = 0 7
1
C 8
D 3 4 6 15 16
Pr = 0 Y 9
1 1
Q
C 5
C C 10
C 1
1 C 11
C
C
Pr 1 1
Si Clr, Pr = 0->1 9
C=0 Q indeterminado
1
11 1 Clr
10 31
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. Clr 1
Pr 1 17 18 Q
0
12 14
2 13
3 4 7 C 8
Clr = 1 D 6 15 16
Y 9
Pr = 1 C 5
Q
C C 10
C
1 C 11
C
C

6, 7 12, 13, 14, 17, 18

3 4 C 8 Q
D 9 15, 16
Clr = 1 C
Y
Q
5
Pr = 1 1 C C 10
C C C
11
C

32
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. 12, 13, 14, 17, 18
3 6, 7 C 8 Q
D 4
9
Clr = 1 Y
15, 16
C Q
Pr = 1 5
C 10
1 C
C C C
11
C
6, 7 1 12, 13, 14, 17, 18
3 4 C 8 Q
C=0 D 9 15, 16
1 Y
C Q
5 0
0 C 10
1 C
C C C
0 1 0
11
C 1

6, 7 12, 13, 14, 17, 18

D 3 4 Q
9 15, 16
Y
Q
5
1
C C 10
0 1 11

Y+ = Q+ = Q
33
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. 12, 13, 14, 17, 18
3 6, 7 C 8 Q
D 4
9
Clr = 1 Y
15, 16
C Q
Pr = 1 5
C 10
1 C
C C C
11
C
6, 7 0 12, 13, 14, 17, 18
3 4 C 8 Q
C=1 D 9 15, 16
0 Y
C Q
5 1
1 C 10
1 C
C C C
1 0 1
11
C 0

6, 7 12, 13, 14, 17, 18

D 3 4 Q
8 9 15, 16
Y
Q
5
1
C C
10
1 0 11

Y+ = Y Q+ = = =D
34
7.2. Analizar razonadamente el circuito que se muestra a continuación.
Indicar el circuito lógico al que corresponde y dibujar su esquema
lógico. Clr
Pr 17 18 Q
12 14
2 13
3 4 6 7 C 8
D 15 16
Y 9
Q
C 5
C C 10
C
1 C 11
C
C

Flip-flop D master-slave con reloj C activo bajo y señales de control

asíncrono de reset (Clr) y set (Pr).
Clr Pr D Q
L H X L Pr
D Q
H L X H
L L X No C Q
H H l L Clr
H H h H
Es equivalente también a un flip-flop D disparado por flanco positivo
y con las señales de control asíncrono de reset (Clr) y set (Pr).
35