EJERCICIOS DE CLASE CURSO SISTEMAS EMBEBIDOS II:

1. Conteo de ‘1’ y ‘0’ en un vector de datos

Dado un vector de datos describir el funcionamiento del conteo de ‘1’ y ‘0’ en un vector de datos
como se ilustra a continuación para el siguiente vector de bits:

1 1 1 0 0 0 0 0

El resultado de la simulación debe mostrar 3 conteos de ‘1’ y cinco conteos de ‘0’ el resultado de
la descripción VHD se muestra a continuación:

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La fuente de simulación se describe de la siguiente manera:

El resultado del diagrama de tiempos se muestra en la Figura 1.

Figura 1. Diagrama de tiempos de simulación conteo de bits en un vector

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 2. Variador de frecuencia

En la Figura 2. Se muestra en diagrama en bloques de un variador de frecuencia el cual está

compuesto de las siguientes señales:

• Señal de reloj entrada – CLK de frecuencia de 1kHz

• Señal de variación de frecuencia de entrada – FRE de 2 bis
• Señal de Salida – Var

Figura 2. Variador de frecuencia

La variación de la frecuencia de la señal VAR se ajusta en relación a la información de la Tabla 1.

Tabla 1. Variación de frecuencia

SEÑAL FRE VARIACIÓN DE FRECUENCIA
“00” CLK / 2
“01” CLK / 4
“10” CLK / 8
“11” CLK / 16

El resultado de la simulación se muestra en la Figura 3.

Figura 3. Diagrama de tiempos variador de frecuencia

Desarrollar:

• Implementar la descripción del variador de frecuencia del problema 2.

• Implementar el test bench del variador de frecuencia del problema 2.

3. Variador PWM

En la Figura 4. Se muestra en diagrama en bloques de un variador PWM cual está compuesto de

las siguientes señales:

• Señal de reloj entrada – CLK de frecuencia de 1kHz

• Señal de variación del ciclo de trabajo DUTY de 8 bits
• Señal de Salida – PWM

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 Figura 4. Variador PWM
Desarrollar:

• Implementar la descripción del variador pwm del problema 3

• Implementar el test bench del variador pwm del problema 3
• Mostrar el diagrama de tiempos del test bench.

4. Variador de frecuencia con procesos

El la Figura 5. Se muestra un variador de frecuencia el cual esta compuesto de las siguientes

señales:

• Señal de reloj entrada – CLK de frecuencia de 1kHz

• Señal reset de entrada
• Señal de salida SAL 1
• Señal de salida SAL 2
• Señal de salida SAL 3

Figura 5. Diagrama en bloques variador de frecuencia

Para este ejercicio las salidas variaran la frecuencia de forma paralela en relación a la descripción
de la tabla 2.
Tabla 2. Variación de frecuencia
SALIDA VARIACIÓN
SAL 1 CLK / 2
SAL 2 CLK / 4
SAL 3 CLK / 8

Desarrollar:

• Implementar la descripción del variador PWM del problema 3

• Implementar el Test Bench del variador PWM del problema 3
• Mostrar el diagrama de tiempos del Test Bench.

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PRÁCTICA DE LABORATORIO
CURSO SISTEMAS EMBEBIDOS II
CÓDIGO SECUENCIAL

1. Receptor de datos seriales

El receptor de datos seriales es como el que se muestra en la Figura 1.

Figura 1. Receptor de datos seriales.

Una compañía de televisores LCD requiere un nuevo circuito digital para su línea de alta
definición. Este chip deberá recibir una trama serial en formato RS232, la información que viene
en la trama se explica en la siguiente figura:

Figura 2. Trama recepción de datos.

Un circuito de transmisión enviará la información a nuestro chip a través de la línea RX (Para

probar nuestro chip debemos ingresar los datos en la simulación a través del pin RX). El circuito
de transmisión (Que nosotros no diseñamos) envía la información así:

1. Se envían los tres datos para las salidas paralelas en una trama.
2. La trama debe ser compatible con RS232.
3. El protocolo que maneja el transmisor (el cual simularemos ingresando la forma de onda)
es el siguiente:

Envía Primero la información a desplegar por la salida OUT_1. Como son 12 bits se envían
primero los 8 bits menos significativos empezando por el LSB. Después del bit de Stop se mantiene
la línea en alto durante dos ciclos de reloj, luego se envían los 4 bits de más peso empezando por
el menos significativo de ellos, los otros 4 vienen en cero (observe la figura 3). La línea se mantiene
en alto durante dos ciclos de reloj para luego proceder a enviar la información a desplegar en
OUT_2 con el mismo formato y de forma idéntica la información a desplegar en OUT_3. Para
entender mejor el funcionamiento, lo haremos con un ejemplo: en la Figura 3. Vamos a suponer
que la siguiente trama es enviada por la línea RX al chip (algo parecido a lo que debe hacer en la
simulación), la letra i indica bit de inicio, la letra p indica bit de parada:

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 Figura 3. Ejemplo de la trama recibida.

Por cuestiones de espacio no es posible dibujar la trama continua, pero esto se indica mediante la
flecha roja. El chip al recibir y decodificar adecuadamente la trama deberá desplegar en sus salidas
los siguientes valores:

• OUT_1: “111100110011”
• OUT_2: “101010101010”
• OUT_3: “111000111000”

IMPORTANTE: para simplificar el diseño No se tendrá en cuenta posibles errores de la trama, en

la simulación siempre se colocará una trama que cumpla el protocolo descrito.

NOTA DE AYUDA: Consulte el ejemplo 9.6 del texto “Circuit Design with VHDL” de Volnei
Pedroni.

2. Receptor de datos paralelo

El receptor de datos paralelo es que se muestra en la Figura 4.

Figura 4. Receptor de datos paralelo.

Una compañía fabricante de dispositivos de adquisición de datos necesita un circuito digital que
tome 3 entradas de 12 bits cada una (IN_1, IN_2 e IN_3) y las transmita en forma serial bajo el
protocolo RS232 por la línea TX cada vez que se envíe un pulso por la línea LOAD de duración
de un ciclo de reloj. El circuito debe tener una salida BUSY que se mantenga a nivel lógico alto
mientras se está realizando la transmisión para avisarle al controlador que no puede enviar pulsos
de LOAD durante este tiempo. Recuerde que bajo el protocolo RS232 el nivel lógico inactivo de

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la línea TX es de ‘1’, además solo puede transmitirse 8 bits por trama, empezando por el LSB. La
transmisión deberá contar con un BIT DE PARIDAD PAR, es decir, este bit que debe enviarse
antes del bit de STOP debe estar a ‘0’ si el número de 1’s del byte que está siendo transmitido es
PAR y debe estar a ’1’ si el número de 1’s del byte que está siendo transmitido es impar.
RECUERDE QUE LA TRAMA COMPLETA SE COMPONE DEL BIT DE INICIO, SEGUIDO
DEL DATO, EL BIT DE PARIDAD Y POR ÚLTIMO EL BIT DE PARADA. ADEMÁS, COMO
CADA DATO A TRANSMITIR TIENE 12 BITS, DEBERÁ TRANSMITIRSE PRIMERO LOS
8 BITS DE MENOS PESO Y LUEGO LOS 4 BITS DE MAS PESO LLENANDO LOS OTROS
BITS CON CERO. SE TRANSMITIRÁ PRIMERO LA ENTRADA IN_1, LUEGO LA IN_2 Y
POR ÚLTIMO LA IN_3. Diseñe y simule un circuito digital en VHDL que cumpla los
requerimientos del fabricante el cual está dispuesto a pagar con una buena nota.

NOTA DE AYUDA: Consulte el ejemplo 9.7 del texto “Circuit Design with VHDL” de Volnei
Pedroni.

3. Chip controlador PWM

La Modulación por ancho de pulso PWM es muy empleada en convertidores de corriente directa
para la regulación de voltaje en fuentes conmutadas, control de motores dc, lámparas entre otras
aplicaciones. Ahora, usted debe diseñar un chip PWM en tiempo record, que permita controlar el
ancho de pulso de la señal de salida a través del puerto de entrada duty que determinará el ancho
de pulso con una resolución de 8 bits (256 posibles anchos de pulso), por ejemplo, si duty =
”01000000” (que en decimal es 64) corresponderá a un ancho de pulso del 25%, es decir, la cuarta
parte del periodo de la señal de salida estará en nivel lógico alto. Si duty = ”10000000” (d 128)
entonces la salida tendrá un ciclo de trabajo del 50% como se muestra en la Figura 5. El máximo
ancho de pulso será cuando duty sea = “11111111” que será del 100% y el mínimo cuando duty
sea=”00000000” que será del 0%.

Figura 5. Variación del ciclo de trabajo Duty

Además, la entrada FREQ permitirá configurar la frecuencia de salida de la señal PWM, ya que
dependiendo de la aplicación es necesario variar dicho parámetro, así:

Tabla 1. Variación de Frecuencia módulo.

FREQ FRECUENCIA DE SALIDA PWM
“00” Fn/256
“01” Fn/256
“10” Fn/256
“11” Fn/256

Si observa, se han escogido las frecuencias de salida de manera apropiada para minimizar la
complejidad del diseño. La Fn se toma del reloj principal (Entrada CLK) el cual tiene como periodo
1ns.

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