UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERÍA ELÉCTRICA
Y ELECTRÓNICA
PRÁCTICA N.º2
Avance
LAYOUT DE TRANSISTORES MOS
Curso: Micro/Nano sistemas electrónicos - Laboratorio
Profesor: Ruben Virgilio Alarcon Matutti
Sección: L12
Nombre: De la Cruz Borda Luis Enrique
LIMA-PERÚ 2024
INFORME DE LABORATORIO
Preparar el informe en WORD y en PDF, adjuntar los archivos *.MSK y *.CIR de los diseños.
Enviar SIN COMPRIMIR, con sus apellidos y enviar, simultáneamente, por e-mail a los
correos: ([email protected] [email protected]).
Poner en el asunto: Laboratorio N°…… Micro/nano sistemas electrónicos
En el programa microwind hacer manualmente el “layout” (diseño geométrico), con las
indicaciones dadas en clase. Responda en detalle lo siguiente:
PREGUNTAS
1) Presentar el LAYOUT, mínimo para CMOS 0.25 micras, del inversor realizado por
Ud. Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de barras
(STICK). Conseguir un layout de dimensiones mínimas en micras (L=0.25 W= 0.75).
Mostrar y describir las vistas de corte 2D y 3D.
Vista 2D:
Vista 3D:
Policilicio y difusores:
Contactores:
Vista final:
2) Para el LAYOUT del inversor (muestre el procedimiento empleado):
-Hallar la frecuencia MÁXIMA de operación.
Tsubida= 19ps y Tbajada=10ps
La frecuencia máxima de entrada será = 1/19ps = 52,6GHz
-El área ocupada del layout.
Largo= 65 λ ; Alto=75λ ; λ=0.625 µ𝒎
65λ x 75λ = 4875𝝀² = 190.4(µ𝒎)²
3) Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF
(Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas principales
de sintaxis y describir sus contenidos. Buscar en el libro texto y/o Internet la
información necesaria.
CIRCUIT C:\Users\Usuario\Downloads\LAB2AVANCE.MSK %ubicación del
archivo.
*
* IC Technology: ST 0.25µm - 6 Metal %Tecnología empleada en este caso.
*
VDD 1 0 DC 2.50 %Fuente.
VVin 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) %Tipo de señal
en este caso cuadrada.
*
* List of nodes %Lista de nodos.
* "Vout" corresponds to n°3 % A donde corresponde Vout.
* "Vin" corresponds to n°6 % A donde corresponde Vin.
*
* MOS devices
MN1 0 6 3 0 TN W= 2.63U L= 0.50U %Medidas del Nmos.
MP1 1 6 3 1 TP W= 2.75U L= 0.63U %Medidas del Pmos.
*
C2 1 0 5.109fF %Capacitancia parasita entre fuente y tierra.
C3 3 0 2.343fF %Capacitancia parasita entre source y tierra.
C4 1 0 2.087fF %Capacitancia parasita entre drain y tierra.
C6 6 0 0.663fF %Capacitancia parasita entre gate y tierra.
*
* n-MOS Model 3 : %Parámetros del Nmos.
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3: %Parámetros del Pmos.
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0 %Temperatura a la que se opera.
.TRAN 0.80PS 20.00N
.PROBE
.END
-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: indique las dimensiones de L, W, identifique las capacidades
parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura A,
use una figura similar solo para esta pregunta.
Como la escala esta en 0.625µ
Lo que daría que la medida de L sea; 4*0.625µ = 2.5µ
Lo que daría que la medida de W sea; 1*0.625µ = 0.625µ
-Capacidades parasitas.
Descripción Cif.
Los archivos CIF (CaltechIntermediateForm) contienen datos que describen los
componentes de un diseño gráfico mediante figuras geométricas como polígonos y
líneas, especificando las coordenadas de sus vértices. Estas reglas establecen lo
siguiente:
La presencia de la línea DS indica si se debe considerar una escala, permitiendo el
procesamiento de dimensiones por debajo del tamaño de micras.
Siempre que se haya especificado, se muestra el tpocell.
Los polígonos (P) deben tener al menos tres puntos, pero se aceptan polígonos con más
puntos.
Las líneas (L) deben tener al menos un punto.
Los comentarios pueden incluirse pero serán ignorados.
La letra final E señala el fin del archivo.
-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: identifique los valores de las coordenadas (X,Y) que definen las capas
de polisilicio, difusiones, contactos y metal. Ver figura A, use una figura similar solo para
esta pregunta.
( File : "C:\Users\Usuario\Downloads\LAB2AVANCE.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 11/04/2024,23:08:47)
DS 1 1 1;
9 topcell;
L 1; %NWell
P 7375,1875 12250,1875 12250,7000 7375,7000;
L 19; %CONTACTORES
P 9475,600 9775,600 9775,900 9475,900;
P 9725,4975 10025,4975 10025,5275 9725,5275;
P 9850,-1525 10150,-1525 10150,-1225 9850,-1225;
P 9475,2850 9775,2850 9775,3150 9475,3150;
P 7725,6350 8025,6350 8025,6650 7725,6650;
L 13; %POLISICIO
P 6500,0 7125,0 7125,3750 6500,3750;
P 6500,3750 11500,3750 11500,4375 6500,4375;
P 6500,-625 12125,-625 12125,0 6500,0;
L 23; %METAL
P 9375,375 10000,375 10000,3375 9375,3375;
P 6500,4750 14625,4750 14625,5375 6500,5375;
P 9625,-1250 10375,-1250 10375,-1000 9625,-1000;
P 6500,-1750 14625,-1750 14625,-1250 6500,-1250;
P 7500,6125 8250,6125 8250,6875 7500,6875;
P 9500,5375 10250,5375 10250,5500 9500,5500;
L 2; %AREA
P 9000,-1750 10875,-1750 10875,-625 9000,-625;
P 7500,6125 8250,6125 8250,6875 7500,6875;
P 9000,-625 10875,-625 10875,0 9000,0;
P 9000,0 10875,0 10875,1250 9000,1250;
P 9000,4375 10875,4375 10875,5625 9000,5625;
P 9000,2500 10875,2500 10875,3750 9000,3750;
P 9000,3750 10875,3750 10875,4375 9000,4375;
L 16; %DIFUSION N
P 8750,-2000 11125,-2000 11125,-375 8750,-375;
P 7250,5875 8500,5875 8500,7125 7250,7125;
P 8750,-875 11125,-875 11125,250 8750,250;
P 8750,-250 11125,-250 11125,1500 8750,1500;
L 17; &DIFUSION P
P 8750,4125 11125,4125 11125,5875 8750,5875;
P 8750,2250 11125,2250 11125,4000 8750,4000;
P 8750,3500 11125,3500 11125,4625 8750,4625;
L 60;
94 Vout 9625,1625;
94 Vin 6750,3000;
94 Vdd 12375,5000;
94 Vss 12750,-1250;
94 Vdd 7875,6500;
DF;
C 1;
E
4) Presentar el LAYOUT completo (manual y de menor área) en base al mostrado en la
Fig. C. Analizar y determinar la función lógica de salida del circuito, corroborar su
función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación.
Funcionamiento:
Este circuito exhibe histéresis en su comportamiento. Cuando la tensión de entrada, Vin, es igual
a 0, el transistor M6 se encuentra en corte, mientras que M3 está en conducción, y además, M2 y
M1 están en corte. A medida que Vin aumenta hasta alcanzar un valor igual a Vtn (la tensión
umbral de los transistores), M1 comienza a conducir, lo que genera una corriente a través de M1
y M3, resultando en una tensión intermedia, Vs2. M2 permanece en corte hasta que Vin supera
Vs2 + Vtn2, momento en el cual M2 comienza a conducir, lo que provoca una disminución en la
tensión Vs2 y, consecuentemente, una disminución en la corriente a través de M3. Esto fuerza la
transición del circuito. La tensión que provoca esta transición es determinada por la tensión de
conmutación del disparador, VTH, que está relacionada con la transconductancia entre M1 y M3.
Area del Layout:
Simulacion;
Frecuencia máxima de operación es: 1/30ps=33.333GHz
5) Presentar el LAYOUT completo (manual y de menor área) en base al mostrado en las
Fig. D , Fig. E (elegir una figura como mínimo) . Analizar y determinar la función
lógica de salida del circuito, corroborar su función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación
Layout del circuito
Área del layout
Simulación
Frecuencia máxima de operación es: 1/58ps = 17.24GHz
Out
GND
V DD
In
FIG. B DIAGRAMA DE BARRAS (STICK)
FIG. A LAYOUT DEL INVERSOR CMOS (mínimo)
Agregar: L,W, capacidades parasitas, coordenadas (x,y) de capas.
FIG. C EJEMPLO DE LAYOUT (para completar)
FIG. D EJEMPLO DE LAYOUT (para completar)
S
In2
/S F
In1
S
S S F
VDD
GND
In1 S S In2
FIG. E EJEMPLO DE LAYOUT (para completar)
