ELECTRÓNICA DIGITAL
Grado en Ingeniería de Sistemas de Comunicaciones
Grado en Ingeniería Telemática
Parcial 2. Curso 2018-2019
7 Mayo de 2019
Problema 1 (40 minutos – 4 puntos)
La memoria de un sistema digital tiene un bus de datos de 8 bits y un bus de direcciones de 16 bits.
En esta memoria se tiene una zona ROM con un tamaño de 16K direcciones, que comienza en la
dirección más baja (dirección 0)
Así mismo, se dispone de una zona RAM entre las direcciones 6000H y la BFFFH, que está compuesta
por chips de 8Kx8.
Comentarios:
- Las direcciones 6000H y BFFFH están expresadas en hexadecimal.
- 8Kx8 quiere decir 8K direcciones con 8 bits de datos.
Se pide:
1. (10%) Tamaño máximo posible (del espacio de direcciones) de la memoria del sistema.
2. (10%) Dirección más alta (en hexadecimal) de la zona ROM.
3. (30%) Tamaño de la zona RAM. Indique el número de chips necesarios y determine las
direcciones de inicio y fin en hexadecimal para cada uno de ellos.
4. (30%) Tamaño de las zonas libres y sus direcciones de inicio y fin en hexadecimal.
5. (20%) Funciones de activación (con Chip Select o CS) de cada uno de los chips de la zona RAM,
suponiendo que CS se activa a nivel alto.
http://dte.uc3m.es
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Problema 2 (40 minutos – 4 puntos)
Se quiere diseñar parte de la electrónica de un vehículo teledirigido que realiza el envío de dos
secuencias de dos bits distintas. La elección de la secuencia depende de un sensor de proximidad que
se encuentra en la parte delantera del vehículo. La salida del sensor es entrada para la máquina de
estados a diseñar. En la figura se muestran las entradas y salidas del circuito a diseñar que se describen
a continuación:
- Entrada Enable: cuando la señal de Enable es 1 se generará la secuencia correspondiente, si
Enable es cero la máquina mantendrá el valor de las salidas hasta que Enable se vuelva a
activar con un uno.
- Entrada Sensor: Esta entrada se evalúa únicamente al iniciar la generación de la secuencia
para decidir la secuencia que se debe generar. Una vez iniciada una determinada secuencia se
debe finalizar su generación aunque la entrada sensor cambie de valor. Cuando se acaba la
generación de una secuencia se vuelve a evaluar la entrada sensor para comenzar la
generación de una nueva secuencia.
- Entrada Clk: reloj del sistema, activo por flanco de subida.
- Entrada Reset: señal de inicialización asíncrona activa a nivel bajo.
- Salidas Z2 y Z1: Son los dos bits de la secuencia a enviar. Z2 es el MSB y Z1 el LSB.
o Cuando la entrada sensor es uno la secuencia a generar es la siguiente:
Z2 1 1 0
Z1 0 1 1
o Cuando la entrada sensor es cero la secuencia a generar es la siguiente:
Z2 1 0 0
Z1 0 1 0
- Salida Init: esta salida se activa siempre que la secuencia tiene el valor Z2=1 y Z1=0 y marca el
inicio de la secuencia enviada. En cualquier otro instante la salida Init es cero.
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Se pide:
1. (30%) El diagrama de estados que responde a dicha descripción, deberá diseñarse con el
menor número de estados posibles. Siguiendo la referencia siguiente. ¿De qué tipo de
máquina de estados se trata?
2. (10%) Completa correctamente la entidad del sistema en lenguaje VHDL que describe
adecuadamente dicha máquina de estados
entity is
port( Clk:
Reset:
Enable:
Sensor:
Z: out std_logic_vector ( downto )—Salidas Z2 y Z1
Init:
);
end ;
3. (60%) Describir la arquitectura del sistema secuencial en VHDL. Atendiendo a la entidad
diseñada en el punto anterior.
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Problema 3 (30 minutos – 2 puntos)
La figura muestra la ruta de datos de un microprocesador. Las tablas 1 y 2 muestran respectivamente
el formato de instrucciones y el set de instrucciones utilizados por el microprocesador. Para
instrucciones con un solo operando se utiliza el operando OP1 y el operando OP2 tiene valor 000.
Figura 1. Ruta de datos del microprocesador.
MSB OPCODE OP1 OP2 DEST LSB
3 BITS 3 BITS 3 BITS 3 BITS
Tabla 1. Formato de instrucción.
OPERACIÓN OPCODE
Suma 000
Resta (A-B) 001
XOR 010
OR 011
NOT B 100
AND 101
Desplazamiento a la derecha (SHR) de A 110
Desplazamiento a la izquierda (SHL) de A 111
Tabla 2. Set de instrucciones.
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Conteste a las siguientes preguntas:
1- (20%)
a. Explique en qué consiste el ciclo de instrucción de un microprocesador, señalando
claramente los registros implicados y su funcionalidad.
b. A partir de la figura 1, indique de forma razonada el valor R si:
I=7’d, SI=0, B=7’d, A=5’d, F=000
2- (60%)En un determinado instante de la ejecución de un programa (t1) el banco de registros
contiene los datos que se muestran en la tabla 3:
t1 t2
R0 8´d
R1 7´d
R2 6´d
R3 5´d
R4 4´d
R5 3´d
R6 2´d
R7 1’d
Tabla 3. Contenido del banco de registros
En la tabla 4 se muestra el contenido de la memoria de programa para las dos siguientes
instrucciones a ejecutar.
Dirección Contenido
0x257 0xA99
0x258 0x066
Tabla 4. Memoria de programa.
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Complete la Tabla 5 para las instrucciones mostradas en la Tabla 4. En los campos operación,
Op1, Op2 y Dest deberá indicar el dato en binario y reflejar por escrito el nombre o función
realizada.
Instrucción Operación Op1 Op2 Dest
Tabla 5. Decodificación de las instrucciones.
Complete la Tabla 3 (contenido del banco de registros) con los datos que contienen los
registros después de ejecutar estas dos instrucciones (instante t2).
3- (20%) En el instante t2 (después de la ejecución de las dos instrucciones de la tabla 4) se quiere
dividir el resultado de la última instrucción ejecutada por dos y almacenar el resultado en R7.
Indique la codificación de la instrucción/instrucciones necesarias, reflejando claramente el
contenido de sus campos tanto en binario como por nombre/función.
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SOLUCIÓN P3
1-
a. En el ciclo de instrucción el microprocesador lee una instrucción de
memoria de programa (la dirección la indica el registro PC, contador de
programa) y la almacena en el registro de instrucción. Esta es la fase de
fetch. Una vez almacenada una instrucción en el registro de instrucción se
decodifica y ejecuta.
b. Operación suma (opcode=000), selección de operando inmediato:
R=B+I=7+7=14’d
2-
t1 t2
R0 8’d 8’d
R1 7´d 4’d
R2 6´d 6’d
R3 5´d 5´d
R4 4´d 4´d
R5 3´d 3’d
R6 2´d 8´d
R7 1’d 1´d
Instrucción Operación Op1 Op2 Dest
1010 1001 1001 AND R2 R3 R1
0xA99 101 010 011 001
0000 0110 0110 ADD R1 R4 R6
0x066 000 001 100 110
3- R7=(resultado ins 2)/2
R7=SHR R6
Instrucción Operación Op1 Op2 Dest
1100 1000 0001 SHR R6 000 R7
0XC81 110 110 No 111
utilizado
