Tema 3:

Implementación de sistemas
combinacionales
Fundamentos de computadores I

José Manuel Mendías Cuadros

Dpto. Arquitectura de Computadores y Automática
Universidad Complutense de Madrid
 versión 14/07/23

 Puertas lógicas.
 Conjuntos universales de puertas.
 Síntesis con puertas AND‐OR‐NOT.
Implementación de sistemas combinacionales

 Síntesis con puertas NAND.

 Análisis de redes de puertas.

 Apéndice tecnológico
tema 3:

Transparencias basadas en los libros:

• R. Hermida, F. Sánchez y E. del Corral. Fundamentos de computadores.
FC‐1 • D. Gajsky. Principios de diseño digital.
2
 versión 14/07/23

 Dispositivo que realiza físicamente una función de

conmutación sencilla.
A A
Z=A∙B Z=A+B A Z=A
Implementación de sistemas combinacionales

B B
Puerta AND Puerta OR Puerta NOT (Inversor)
tema 3:

FC‐1
3
 versión 14/07/23

 Dispositivo que realiza físicamente una función de

conmutación sencilla.
A A
Z=A∙B Z=A+B A Z=A
Implementación de sistemas combinacionales

B B
Puerta AND Puerta OR Puerta NOT (Inversor)

A A A
Z=A∙B Z=A+B Z=AB
B B B
Puerta NAND Puerta NOR Puerta XOR

A
Z=AB
B
tema 3:

Puerta XNOR

FC‐1
4
 versión 14/07/23

 Dispositivo que realiza físicamente una función de

conmutación sencilla.
A A
Z=A∙B Z=A+B A Z=A
Implementación de sistemas combinacionales

B B
Puerta AND Puerta OR Puerta NOT (Inversor)

A A A
Z=A∙B Z=A+B Z=AB
B B B
Puerta NAND Puerta NOR Puerta XOR

A A A
Z=A∙B Z=A+B Z=AB
B B B
tema 3:

Puerta NAND Puerta NOR Puerta XNOR

(símbolo alternativo) (símbolo alternativo)
FC‐1
A∙B=A+B A+B=A∙B
5
 versión 14/07/23

 Existen puertas con mayor número de entradas:

xn‐1 xn‐1
z = xn‐1 ∙ ... ∙ x0 z = xn‐1 + ... + x0
...

...
x0 x0
Implementación de sistemas combinacionales

Puerta AND de n entradas Puerta OR de n entradas

xn‐1 xn‐1
z = xn‐1 ∙ ... ∙ x0 z = xn‐1 + ... + x0
...

...
x0 x0
Puerta NAND de n entradas Puerta NOR de n entradas

xn‐1 xn‐1
z = xn‐1  ...  x0 z = xn‐1  ...  x0
...

...
tema 3:

x0 x0
Puerta XOR de n entradas Puerta XNOR de n entradas
FC‐1
(z=1 si el número de xi=1 es impar) (z=1 si el número de xi=1 es par)
6
 versión 14/07/23

 Todas ellas son conmutativas:

X Y
Y
Z=X∙Y = X
Z=Y∙X
Implementación de sistemas combinacionales

 AND, OR, XOR y XNOR son asociativas:

x2 x2
x1
z = (x2 ∙ x1) ∙ x0
= x1
z = x2 ∙ (x1 ∙ x0)
x0 x0

x2
tema 3:

x1 z = x2 ∙ x1 ∙ x0
x0
FC‐1
7
 versión 14/07/23

 Pero NAND y NOR no son asociativas.

x2
x1
Implementación de sistemas combinacionales

x0 z = (x2 ∙ x1) ∙ x0 = (x2 ∙ x1) + x0 = ∑ m(0,2,4,6,7)

x2
x1
≠

x0 z = x2 ∙ (x1 ∙ x0) = x2 + (x1 ∙ x0) = ∑ m(0,1,2,3,7)

x2
tema 3:

x1 z = x2 ∙ x1 ∙ x0 = x2 + x1 + x0 = ∑ m(0,1,2,3,4,5,6)
x0
FC‐1
8
 versión 14/07/23

 En la práctica no es común encontrar puertas con

un número elevado de entradas.
o Solución: implementaciones en árbol.
Implementación de sistemas combinacionales
tema 3:

Implementación en árbol
FC‐1 Puerta AND de 8 entradas
9
 versión 14/07/23

 En la práctica no es común encontrar puertas con

un número elevado de entradas.
o Solución: implementaciones en árbol.
Implementación de sistemas combinacionales
tema 3:

Implementación en árbol Implementación en árbol

FC‐1 Puerta AND de 8 entradas Puerta NAND de 8 entradas
10
 
versión 14/07/23

Existen puertas compuestas:

A
B
C
Z = (A∙B) + (C∙D)
D
Implementación de sistemas combinacionales

Puerta AOI 2/2

tema 3:

FC‐1
11
 
versión 14/07/23

Existen puertas compuestas:

A A
B B
C C
Z = (A∙B) + (C∙D) Z = (A + B) ∙ (C + D)
D D
Implementación de sistemas combinacionales

Puerta AOI 2/2 Puerta OAI 2/2

A
B
C
Z = (A∙B) + (C∙D)
D
Puerta AO 2/2
tema 3:

FC‐1
12
 
versión 14/07/23

Existen puertas compuestas:

A A
B B
C C
Z = (A∙B) + (C∙D) Z = (A + B) ∙ (C + D)
D D
Implementación de sistemas combinacionales

Puerta AOI 2/2 Puerta OAI 2/2

A
A
B
C B
Z = (A∙B) + (C∙D) C
D
D Z = (A∙B) + (C∙D) + (E∙F)
Puerta AO 2/2 E
A F
tema 3:

B Puerta AOI 2/2/2

C
Z = (A∙B) + C
FC‐1
13
y algunas más...
Puerta AOI 2/1
 versión 14/07/23

 Existen otros dispositivos sin funcionalidad lógica:

o Buffer no inversor: permite compensar la atenuación
eléctrica de una señal.
o Buffer triestado: permite desconectar selectivamente una
Implementación de sistemas combinacionales

señal. E
A Y=A A Y

Buffer no inversor Buffer triestado

A Y E A Y
0 0 0 0 Z
Alta impedancia
tema 3:

1 1 0 1 Z (desconecta Y de A)

FC‐1
1 0 0
14 1 1 1
 versión 14/07/23

 Módulo: dispositivo que realiza físicamente una función

conocida de cualquier complejidad.
o Los hay combinacionales y secuenciales
 Puerto: cada una de las líneas de entrada/salida que
Implementación de sistemas combinacionales

comunica un módulo con el exterior.

 Interconexión: unión de 2 o más puertos entre sí.

 Red: colección de módulos interconectados de manera que

toda entrada solo está conectada a una salida (una salida sí
puede estar conectada a varias entradas).
tema 3:

o Las interconexiones 1:1 y 1:n están permitidas.

o Las interconexiones n:1 están prohibidas (a menos que se utilicen
FC‐1
buffers triestado).
15
 versión 14/07/23

 Red combinacional: red de módulos combinacionales en

las que no existen realimentaciones.
o no hay ningún camino dentro de la red que pase 2 veces por el
mismo punto.
Implementación de sistemas combinacionales

o toda red combinacional es un módulo combinacional.

 Nivel de una red: número máximo de módulos que

atraviesa cualquier camino que conecte una entrada con
una salida
o cuando la red es de puertas no se suelen contar los inversores.
tema 3:

FC‐1
16
 versión 14/07/23

 Al dibujar el esquema de un circuito usaremos

alguna notación adicional para las interconexiones:

n
Implementación de sistemas combinacionales

A A A
interconexión de 1 bit interconexión de 1 bit con n interconexiones
un terminal desconectado de 1 bit en paralelo

la parte más significativa

de A viene por aquí
+ n-m n +
n B = An‐m‐1..m A n+m
A C = (An‐1..0, Bm‐1..0)
C = Am‐1..0 B
– m m –
tema 3:

n interconexiones en paralelo n y m interconexiones en paralelo se

se dividen en 2 ramas unen en una única rama

FC‐1
17
 versión 14/07/23

 Se dice que un conjunto de módulos combinacionales es

universal si permite implementar cualquier FC
o Un conjunto lo es, si con sus módulos pueden implementarse
todos los operadores del algebra de conmutación.
Implementación de sistemas combinacionales

o El conjunto de puertas {AND, OR, NOT} es universal.

 Otros conjuntos universales de puertas :
o { AND, NOT }
𝑎 𝑏 𝑎 𝑏 𝑎·𝑏
tema 3:

FC‐1
18
 versión 14/07/23

 Se dice que un conjunto de módulos combinacionales es

universal si permite implementar cualquier FC
o Un conjunto lo es, si con sus módulos pueden implementarse
todos los operadores del algebra de conmutación.
Implementación de sistemas combinacionales

o El conjunto de puertas {AND, OR, NOT} es universal.

 Otros conjuntos universales de puertas :
o { AND, NOT }
𝑎 𝑏 𝑎 𝑏 𝑎·𝑏
o { NAND }
𝑎 𝑎·𝑎 𝑎↑𝑎
𝑎·𝑏 𝑎·𝑏 𝑎↑𝑏 𝑎↑𝑏 ↑ 𝑎↑𝑏
tema 3:

𝑎 𝑏 𝑎 𝑏 𝑎·𝑏 𝑎↑𝑏= 𝑎↑𝑎 ↑ 𝑏↑𝑏

FC‐1
19
 versión 14/07/23

 Se dice que un conjunto de módulos combinacionales es

universal si permite implementar cualquier FC
o Un conjunto lo es, si con sus módulos pueden implementarse
todos los operadores del algebra de conmutación.
Implementación de sistemas combinacionales

o El conjunto de puertas {AND, OR, NOT} es universal.

 Otros conjuntos universales de puertas : X X
o { AND, NOT }
X
𝑎 𝑏 𝑎 𝑏 𝑎·𝑏 Y Z=X∙Y
o { NAND }
X
𝑎 𝑎·𝑎 𝑎↑𝑎
Z=X+Y
𝑎·𝑏 𝑎·𝑏 𝑎↑𝑏 𝑎↑𝑏 ↑ 𝑎↑𝑏
tema 3:

𝑎 𝑏 𝑎 𝑏 𝑎·𝑏 𝑎↑𝑏= 𝑎↑𝑎 ↑ 𝑏↑𝑏

FC‐1 o { OR, NOT }, { NOR }, { XOR, AND } ...
20
  Dada una especificación de una conducta combinacional
versión 14/07/23

implementarla usando puertas.

Especificación Descripción EC Red de

Codificación Simplificación Proyección
de alto nivel binaria simplificada puertas
Implementación de sistemas combinacionales

 Implementaciones a 2 niveles
o Implementación canónica: implementa la SPC con 2 niveles AND‐OR.
o Implementación mínima: implementa una ECmin con 2 niveles AND‐OR.
• La red resultante tiene un número mínimo de puertas y éstas tienen un número
mínimo de entradas.

 Implementaciones multinivel
tema 3:

o Tienen un número arbitrario de niveles y se reutilizan cálculos intermedios.

FC‐1 o Para obtenerlas, se parte de un conjunto de SP y se factorizan heurísticamente .
21
 versión 14/07/23

a b
a, b  0, 1 c, z  aM, IG, bM

aM si a b o a b y c aM
z comparador c
z IG si a b y c IG
bM si a b o a b y c bM
Implementación de sistemas combinacionales

Codificación: aM 100 , IG 010 , bM 001

a b

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
z comparador c 𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐
tema 3:

3 3 𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
FC‐1
22
 tema 3:
versión 14/07/23

23
Implementación de sistemas combinacionales

FC‐1
𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 tema 3:
versión 14/07/23

24
Implementación de sistemas combinacionales

FC‐1
a
b

𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 tema 3:
versión 14/07/23

25
Implementación de sistemas combinacionales

FC‐1
c2
a
b

𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 tema 3:
versión 14/07/23

26
Implementación de sistemas combinacionales

FC‐1
c2
a
b

𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 tema 3:
versión 14/07/23

27
Implementación de sistemas combinacionales

FC‐1
c2
a
b

𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 tema 3:
versión 14/07/23

28
Implementación de sistemas combinacionales

FC‐1
c2
a
b

z2

𝑧
𝑧
𝑧
𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏 𝑎𝑏𝑐
𝑎𝑏𝑐
a 2 niveles
Implementación

𝑎𝑏𝑐
𝑎𝑏𝑐
 a b
versión 14/07/23

Implementación
c2
a 2 niveles
Implementación de sistemas combinacionales

z2

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐
c1 𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
z1
tema 3:

FC‐1
29
 a b
versión 14/07/23

Implementación
c2
a 2 niveles
Implementación de sistemas combinacionales

z2

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐
c1 𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
z1
tema 3:

c0
z0
FC‐1
30
 a b
versión 14/07/23

Implementación
c2
a 2 niveles
Implementación de sistemas combinacionales

z2

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐
c1 𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
z1
tema 3:

c0
z0
FC‐1
31
 versión 14/07/23
Implementación de sistemas combinacionales

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐
𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐
𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐

factorizando
𝑎𝑏 𝑎𝑏
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
32
 tema 3:
versión 14/07/23

33
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
 tema 3:
versión 14/07/23

34
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
 tema 3:
versión 14/07/23

35
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
 tema 3:
versión 14/07/23

36
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
c2

𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
 tema 3:
versión 14/07/23

37
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
c2

𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
 tema 3:
versión 14/07/23

38
Implementación de sistemas combinacionales

FC‐1
a
b

multinivel
𝑧Implementación
𝑧
𝑧

𝑎𝑏
𝑎𝑏
𝑎𝑏
𝑎𝑏 𝑐
c2

𝑎𝑏 𝑎𝑏 𝑐
𝑎𝑏 𝑎𝑏 𝑐
z2
 versión 14/07/23

z2
c2
Implementación de sistemas combinacionales

c1
z1

a
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
39
 versión 14/07/23

z2
c2
Implementación de sistemas combinacionales

c1
z1

c0

a
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
40
 versión 14/07/23

z2
c2
Implementación de sistemas combinacionales

c1
z1

c0

a
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
41
 versión 14/07/23

z2
c2
Implementación de sistemas combinacionales

c1
z1

c0
z0

a
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
42
 versión 14/07/23

z2
c2
Implementación de sistemas combinacionales

c1
z1

c0
z0

a
tema 3:

𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
Implementación 𝑧 𝑎𝑏 𝑎𝑏 𝑐
FC‐1
multinivel 𝑧 𝑎𝑏 𝑎𝑏 𝑎𝑏 𝑐
43
 versión 14/07/23

 2 niveles AND‐OR equivalen a 2 niveles NAND‐NAND

= =
Implementación de sistemas combinacionales

 Método:
o Obtener una red AND‐OR.
o Añadir pares de inversores a las salidas de las puertas AND (o a las
entradas de las puertas OR).
o Uniformizar la notación de las puertas NAND.
tema 3:

o Eliminar dobles inversores donde sea posible.

FC‐1 o Remplazar inversores por su implementación con NAND.
44
 tema 3:
versión 14/07/23

45
Implementación de sistemas combinacionales

FC‐1
a
b

c2

c0
c1
z2

z0
z1
 tema 3:
versión 14/07/23

46
Implementación de sistemas combinacionales

FC‐1
a
b

c2

c0
c1
z2

z0
z1
 tema 3:
versión 14/07/23

47
Implementación de sistemas combinacionales

FC‐1
a
b

c2

c0
c1
z2

z0
z1
 tema 3:
versión 14/07/23

48
Implementación de sistemas combinacionales

FC‐1
a
b

c2

c0
c1
z2

z0
z1
 tema 3:
versión 14/07/23

49
Implementación de sistemas combinacionales

FC‐1
a
b

c2

c0
c1
z2

z0
z1
 versión 14/07/23

 Dada una red de puertas obtener una descripción de su

conducta

Red de Expresión de
Análisis
Implementación de sistemas combinacionales

puertas conmutación

 Método:
o Dar nombre a cada una de las interconexiones intermedias.
o En dirección de entradas a salidas, obtener una EC de cada una de
dichas interconexiones como función de las entradas.
tema 3:

o Simplificar las expresiones obtenidas.

FC‐1
50
 tema 3:
versión 14/07/23

51
Implementación de sistemas combinacionales

FC‐1
x1
x3

x4
x2
z1

z0
 tema 3:
versión 14/07/23

52
Implementación de sistemas combinacionales

FC‐1
x1
x3

x4
x2
T2
T1

T3

T8
T5

T7
T4

T6

T9
z1

z0
 tema 3:
versión 14/07/23

53
Implementación de sistemas combinacionales

FC‐1
𝑇
x1
x3

x4
x2

𝑥
T2
T1

T3

T8
T5

T7
T4

T6

T9
z1

z0
 tema 3:
versión 14/07/23

54
Implementación de sistemas combinacionales

FC‐1
𝑇
𝑇
x1
x3

x4
x2

𝑥
𝑥
𝑥
T2
T1

T3

T8
T5

T7
T4

T6

T9
z1

z0
 tema 3:
versión 14/07/23

55
Implementación de sistemas combinacionales

FC‐1
𝑇
𝑇
𝑇
x1
x3

x4
x2

𝑥
𝑥
𝑥
𝑥
T2
T1

T3

T8
T5

T7
T4

T6

T9
z1

z0
 tema 3:
versión 14/07/23

56
Implementación de sistemas combinacionales

FC‐1
𝑇
𝑇
𝑇
x1
x3

x4
x2

𝑥
𝑥
𝑥
𝑥
𝑇
𝑇𝑇
𝑥 𝑥
T2
T1

T3

T8
T5

T7
T4

T6

T9
z1

z0
 tema 3:
versión 14/07/23

57
Implementación de sistemas combinacionales

FC‐1
𝑇
𝑇
𝑇
x1
x3

x4
x2

𝑥
𝑥
𝑥
𝑥
𝑇
𝑇
𝑇𝑇
𝑇𝑥 𝑇
𝑥 𝑥
T2

𝑥 𝑥 𝑥
T1

𝑥
T3

T8
T5

T7
T4

T6

T9
z1

z0
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
FC‐1
58
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
FC‐1 𝑇 𝑥 𝑥
59
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
FC‐1 𝑇 𝑥 𝑥
60
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
FC‐1 𝑇 𝑥 𝑥
61
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
𝑧 𝑇 𝑇 𝒙𝟑 𝒙𝟒 𝒙𝟏 𝒙𝟐 𝒙𝟐 𝒙𝟒
FC‐1 𝑇 𝑥 𝑥
62
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
𝑧 𝑇 𝑇 𝒙𝟑 𝒙𝟒 𝒙𝟏 𝒙𝟐 𝒙𝟐 𝒙𝟒
FC‐1 𝑇 𝑥 𝑥
𝑧 𝑇 𝑇 𝒙𝟏 𝒙𝟐 𝒙𝟏 𝒙𝟐 𝒙𝟑 𝒙𝟒
63
 T1
versión 14/07/23

T4

z1
T5

T2 T6
x3
Implementación de sistemas combinacionales

T7
x1
T3 z0
x2
x4 T8 T9

𝑇 𝑥 𝑇 𝑇𝑇 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥 𝑥 𝑥
𝑇 𝑥 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥 𝑇 𝑇 𝑥 𝑥
tema 3:

𝑇 𝑥 𝑇 𝑇𝑥 𝑇 𝑥 𝑥 𝑥 𝑥
𝑧 𝑇 𝑇 𝒙𝟑 𝒙𝟒 𝒙𝟏 𝒙𝟐 𝒙𝟐 𝒙𝟒
FC‐1 𝑇 𝑥 𝑥
𝑧 𝑇 𝑇 𝒙𝟏 𝒙𝟐 𝒙𝟏 𝒙𝟐 𝒙𝟑 𝒙𝟒
64
 tema 3:
versión 14/07/23

65
Implementación de sistemas combinacionales

FC‐1
x1
x3

x4
x2

𝑧
𝑧
T2

𝒙𝟐
𝒙𝟏
T1

T3

𝒙𝟒
𝒙𝟐
𝒙𝟑 𝒙 𝟒
T8
T5

T7
T4

T6

T9
z1

z0
 versión 14/07/23

 2 niveles NAND‐NAND equivalen a 2 niveles AND‐OR

= =
Implementación de sistemas combinacionales

 Método:
o Cambiar al símbolo alternativo las puertas NAND de los niveles
pares de la red.
o Eliminar dobles inversores donde sea posible.
o Analizar la red AND‐OR normalmente.
tema 3:

FC‐1
66
 tema 3:
versión 14/07/23

67
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0
z
 tema 3:
versión 14/07/23

68
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0
z
 tema 3:
versión 14/07/23

69
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0
z
 tema 3:
versión 14/07/23

70
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0
z
 tema 3:
versión 14/07/23

71
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0
z
 tema 3:
versión 14/07/23

72
Implementación de sistemas combinacionales

FC‐1
x4
x3
x5
x6
x4
x2
x1
x0

𝑧
𝒙𝟎
𝒙𝟏 𝒙𝟐
𝒙𝟒
𝒙 𝟔 𝒙𝟓
𝒙 𝟑 𝒙𝟒
z
 • Alimentación
versión 14/07/23

• Señalización.
• Tecnología CMOS.
• Retardo, consumo y coste.
Implementación de sistemas combinacionales

• Fabricación.
• Biblioteca de celdas.
• Evolución tecnológica.
• Entrada/salida elemental.
• Trade‐offs.
tema 3:

FC‐1
Apéndice tecnológico
73
 versión 14/07/23

 Los circuitos digitales funcionan con corriente continua.

o Los voltajes de alimentación más comunes son +5V, +3.3V y +1.8V
o Dado que todas y cada una de las puertas deben conectarse a
alimentación y tierra, dichas conexiones suelen obviarse
Implementación de sistemas combinacionales

Vcc Vdd +5V

GND Vss
símbolos de tierra símbolos de alimentación

o Se usan condesadores de desacoplo para asegurar la estabilidad del

voltaje de alimentación en picos de consumo o en presencia de ruido
+5V +5V
tema 3:

Vdd Vdd

circuito circuito
FC‐1
GND GND
74
 versión 14/07/23

 Niveles lógicos: el comportamiento de un sistema digital

electrónico se expresa en términos de niveles de tensión
medidos en voltios.
o Físicamente las puertas se implementan para que solo puedan
Implementación de sistemas combinacionales

generar 2 niveles de tensión: alta (H) y baja (L)

• Los sistemas lógicos positivos asignan el valor '0' a 'L' y '1' a 'H'
• Los sistemas lógicos negativos asignan el valor '1' a L y '0' a 'H'
o CMOS y TTL son sistemas de lógica positiva.

 Márgenes de ruido: las puertas se diseñan para tolerar

variaciones en los voltajes de las entradas/salidas.
tema 3:

o El máximo nivel se denomina margen de ruido.

FC‐1
75
 versión 14/07/23

rangos de márgenes rangos de

voltajes de salida de ruido voltajes de entrada
Vdd = 5.0 V
Implementación de sistemas combinacionales

rango garantizado
de voltajes nivel‐alto rango de voltajes
reconocibles como '1'
nivel‐alto

VOH (min) = 2.7 V

margen nivel‐alto
VIH (min) = 2 V

indefinida
región
VIL (max) = 0.8 V
margen nivel‐bajo rango de voltajes
VOL (max) = 0.5 V rango garantizado de reconocibles como '0'
tema 3:

Vss = 0.0 V voltajes nivel‐bajo nivel‐bajo

FC‐1 74LSXX
76
 Inversor
versión 14/07/23

 Un inversor CMOS está formado por un transistor pmos en

serie con un transistor nmos con sus puertas unidas:
o la entrada del inversor es la puerta común y la salida, el punto de unión de
los transistores.
Implementación de sistemas combinacionales

o el transistor pmos (pull‐up) tiene un terminal conectado a Vdd y se encarga

de poner la salida a ‘1’ cuando conduce (cuando la entrada vale ‘0’).
o el transistor nmos (pull‐down) tiene un terminal conectado a Vss y se
encarga de poner la salida a ‘0’ cuando conduce (cuando la entrada vale ‘1’).
‘1’ ‘1’
alimentación

transistor
pMOS

‘0’ ‘1’ ‘1’ ‘0’

tema 3:

X Z=X

transistor
FC‐1 nMOS
77 tierra ‘0’ ‘0’
 Puertas lógicas
versión 14/07/23

 Puertas más complejas tienen una estructura análoga:

o Dos árboles de transistores duales con entradas comunes y salida común:
o Árbol de pull‐up, formado únicamente por transistores pMOS, que
conectan condicionalmente (en función de las entradas) la salida a Vdd.
o Árbol de pull‐down, formado únicamente por transistores nMOS, que
Implementación de sistemas combinacionales

conectan condicionalmente (en función de las entradas) la salida a Vss.

‘1’ ‘1’

y  x0  x1
‘1’ ‘0’
tema 3:

FC‐1 x0 x1 ‘0’ ‘0’ ‘1’ ‘1’ ‘0’ ‘1’

78 Puerta NAND CMOS

 Buffer triestado
versión 14/07/23

 Un buffer triestado se está formado dos transistores pmos

en serie con dos transistores nmos y puertas:
‘0’ ‘1’
E
Implementación de sistemas combinacionales

‘1’ ‘1’

‘X’ ‘Z’
‘1’ ‘1’
A Y ‘1’ ‘0’
‘0’
‘0’ ‘1’
tema 3:

‘0’

FC‐1 Buffer inversor

triestado CMOS ‘0’
79
 versión 14/07/23

 El retardo de conmutación de una puerta es proporcional a

su impedancia y a las capacidades parásitas de los elementos
que estimula (otras puertas e interconexiones).
o Mayor cuanto menos intensidad pueda circular por los transistores.
Implementación de sistemas combinacionales

o Mayor cuanto mayor sea la carga que tiene que circular.

• más elementos conectados, interconexiones más largas, etc..

+++

10 01 01 10

+++

se carga se descarga
tema 3:

FC‐1
80
 versión 14/07/23

 En una conmutación, las señales no cambian de voltaje

instantáneamente.
Implementación de sistemas combinacionales

X Z
VX 50% 50%

retardo de H a L retardo de L a H
90%

VZ
tema 3:

50%

FC‐1 10%

81 retardo de bajada retardo de subida

  El retardo es distinto según:
versión 14/07/23

o la entrada que provoca la conmutación de la salida.

o la polaridad de la conmutación.
o del valor del resto de entradas.
Implementación de sistemas combinacionales

o factores ambientales.
 El máximo se denomina retardo de propagación y el
mínimo, retardo de contaminación.
o Periodo de incertidumbre: intervalo comprendido entre ambos

retardo de propagación
retardo de contaminación
periodo de incertidumbre
tema 3:

X
X Z
FC‐1 Z
82
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

0
1 0
x 0
1 0

1
1 1
y 1
z 1 0
1 0
tema 3:

FC‐1
83
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

0
0 0
x 0
1 0

1
0 1
y 1
z 1 0
1 0
tema 3:

FC‐1
84
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

1
0 1
x 0
1 0

1
0 1
y 0
z 0 0
1 1
tema 3:

FC‐1
85
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

1
0 1
x 1
1 1

0
0 0
y 0
z 0 1
1 1
tema 3:

FC‐1
86
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

1
0 1
x 1
1 1

1
0 1
y 0
z 0 0
1 1
tema 3:

FC‐1
87
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

1
0 1
x 1
1 1

1
0 1
y 0
z 0 1
1 1
tema 3:

FC‐1
88
 versión 14/07/23

 La salida solo cambia dentro del periodo de incertidumbre

y puede tomar valores inconsistentes con la FC/EC que
implementa.
o Fuera de ese periodo las salidas permanecen estables.
Implementación de sistemas combinacionales

glitches
1
0 1
x 1
1 1

1
0 1
y 0
z 0 1
1 1
tema 3:

FC‐1
89
  Conectividad de salida (fan‐out): indica el número máximo de
versión 14/07/23

puertas que pueden conectarse a una salida sin degradar los

niveles de tensión
o cociente entre la intensidad máxima que puede suministrar/absorber
un puerto de salida y la intensidad máxima que absorbe/suministra
Implementación de sistemas combinacionales

un puerto de entrada.
• 74LSXX (TTL) = 20
• CMOS teóricamente ilimitado (impedancia de entrada muy alta), pero
mucha conectividad degrada el retardo de conmutación.

IOH IIH IOL IIL

tema 3:

0 1 1 0

FC‐1 74LSXX IOH / IIH = 400 A / 20 A = 20 IOL / IIL = 8 mA / 0,4 mA = 20

90
 versión 14/07/23

 El consumo de una puerta depende de

o la cantidad de corriente que por ella circule
o el voltaje de alimentación
 Consumo estático: ocurre con el dispositivo en régimen
Implementación de sistemas combinacionales

permanente (conectado pero en reposo)

o En tecnología CMOS es muy pequeño
 Consumo dinámico: ocurre con el dispositivo en régimen
transitorio (realizando cálculos)
o Por conmutación: al cargar y descargar los condensadores de carga.
o Por cortocircuito: a través del camino directo que momentáneamente
tema 3:

existe entre alimentación y tierra cada vez que el dispositivo conmuta

• los transistores no son conmutadores perfectos.
FC‐1 • las señales no cambian instantáneamente.
91
 versión 14/07/23

 El coste de un circuito depende del área que ocupe:

o el área de las difusiones de los transistores.
o el área del interconexionado.
Implementación de sistemas combinacionales

Layout de un inversor CMOS

X Z x
Vdd Vss

transistor Vista cenital

pMOS

X z aluminio
Z=X
óxido grueso
tema 3:

transistor Sección vertical

polisilicio
nMOS
óxido fino
FC‐1
silicio dopado silicio cristalizado
92
 versión 14/07/23

 El proceso de fabricación de un circuito VLSI:

o Parte de un lingote (ingot) de silicio cristalizado.
o Que se corta en discos (wafer) que se pulen.
o Sobre el que se depositan distintos materiales
Implementación de sistemas combinacionales

mediante una serie de procesos fotolitográficos:

• Difunden materiales sobre la oblea.
• Protegen secciones de material usando máscaras trazadas por el diseñador.
• Eliminan, dopan o metalizan las secciones no protegidas.

O2
polímero fotosensible
Óxido grueso (SiO2)
tema 3:

silicio cristalizado
(dopado con B)
FC‐1
Wafer (tipo p) Oxide Growth Photoresist Coating
93
 versión 14/07/23

Luz ultravioleta Ácido

insoluble soluble
Implementación de sistemas combinacionales

Photolitography (mask #1) Soluble Photoresist Removing Chemical Etching

Acetona
O2 Si / H2
tema 3:

óxido fino polisicilicio

(SiH4)
FC‐1
Photoresist Removing Oxide Growth Chemical Vapor Deposition
94
 versión 14/07/23

Ácido
Implementación de sistemas combinacionales

Photoresist Coating Photolitography (mask #2) Soluble Photoresist Removing

Acetona
tema 3:

FC‐1
Plasma Etching Photoresist Removing Photoresist Coating
95
 versión 14/07/23

Ácido
Implementación de sistemas combinacionales

Photolitography (mask #3) Soluble Photoresist Removing Chemical Etching

Iones n+ Acetona
(As)
tema 3:

n+ n+

FC‐1
Ion Implantation (mask #4) Photoresist Removing Chemical Etching
96
 versión 14/07/23

O2
Implementación de sistemas combinacionales

Oxide Growth Photoresist Coating Photolitography (mask #5)

Ácido Acetona
tema 3:

FC‐1
Soluble Photoresist Removing Chemical Etching Photoresist Removing
97
 versión 14/07/23

Al
Implementación de sistemas combinacionales

Metal Vapor Deposition Photoresist Coating Photolitography (mask #6)

Ácido Acetona
tema 3:

FC‐1
Soluble Photoresist Removing Chemical Etching Photoresist Removing
98
 versión 14/07/23

 El fabricante extrae las máscaras a usar durante el proceso

de fabricación a partir del layout trazado por el diseñador.
Implementación de sistemas combinacionales

Layout de un inversor CMOS

Mask #1, #3, #4 Mask #2

transistor n‐mos
tema 3:

FC‐1
99 Mask #5 Mask #6
 versión 14/07/23

 El trazado del layout (forma y ubicación de cada capa de

material) es un proceso muy complejo que puede hacerse:
o Desde cero: diseño full‐custom
o Ubicando y/o interconectando celdas prediseñadas a nivel físico o
Implementación de sistemas combinacionales

incluso ya prefabricadas: diseño semi‐custom

 Existen distintas tecnologías semi‐custom
• Standard cells, Gate arrays, Sea of gates, FPGA, etc.
 Pero una muy popular es la basada en standard cells:
o El fabricante facilita bibliotecas de celdas prediseñadas a nivel físico.
• Cada celda realiza una función lógica simple.
• Geométricamente es un rectángulo de altura fija y anchura variable (+ancha
tema 3:

cuanto +compleja es su función lógica).

o El diseñador implementa circuitos usando solo celdas de la biblioteca.
FC‐1
o El layout se traza ubicando las celdas en filas e interconectándolas.
100
 versión 14/07/23

 La geometría de un layout se define en términos de un

único parámetro λ
o Representa la dimensión más pequeña definible
en un proceso tecnológico, típicamente es la
Implementación de sistemas combinacionales

mitad de la longitud mínima de canal.

o Todas las dimensiones se expresan como
múltiplos enteros de λ, permitiendo el escalado
2λ
proporcional de todo el circuito.
 Su valor absoluto disminuye en cada generación tecnológica:
o 2004: 90nm , 2008: 45nm, 2012: 22nm, 2016: 10 nm, 2020: 5 nm
 Conforme λ disminuye, la densidad de integración aumenta.
tema 3:

o Evolución de las NAND Flash (Samsung):

• 2 Gb (90nm), 8 Gb (65nm), 16 Gb (50nm), 32Gb (32nm), 64 Gb (22nm)
FC‐1
101
 versión 14/07/23

 Fabricada la oblea, los circuitos se recortan y encapsulan

en soportes plásticos o cerámicos.
Implementación de sistemas combinacionales

DIP SOP CC
(Dual In‐line Package) (Small Outline Package) (Chip Carrier)
tema 3:

FC‐1
QFP PGA BGA
102 (Quad Flat Package) (Pin Grid Array) (Ball Grid Array)
 versión 14/07/23

 Los puertos de un circuito se conectan a los pines del

encapsulado mediante I/O pads que incluyen:
o Una superficie metálica sobre la soldar un cable
o Diodos de protección ESD (electrostatic discharge)
Implementación de sistemas combinacionales

o Conversores de nivel de voltaje

o Buffers para suministrar suficiente corriente al exterior

I/O pad
tema 3:

FC‐1
103 fuente: Mister rf - Own work, CC BY-SA 4.0, [Link]
 CMOS 90 nm
Vdd = 1.2V, T=25ºC, CL = 13 fF
versión 14/07/23

Consumo Consumo
Área Retardo
Puerta # transistores estático dinámico
(m2) (ps)
(nW) (nW/MHz)

2 6.4512 100 52 618

fuente: Synopsys (SAED EDK 90 nm)
Implementación de sistemas combinacionales

6 7.3728 180 56 6545

6 7.3728 171 58 6859

4 5.5296 132 78 5208

4 6.4512 132 49 6190

tema 3:

14 13.8240 237 89 8702

FC‐1
12 13.8240 136 82 16372
104
 CMOS 90 nm
Área Retardo C. estático C. dinámico
versión 14/07/23

Puerta # transistores
(m2) (ps) (nW) (nW/MHz)

8 8.2944 206 59 8222

10 10.1376 214 63 8557

fuente: Synopsys (SAED EDK 90 nm)
Implementación de sistemas combinacionales

8 9.2160 184 62 7396

10 10.1376 199 64 7698

6 11.9808 192 102 12200

8 12.9024 178 161 15214

tema 3:

6 11.9808 153 104 16521

FC‐1
8 15.6672 126 119 14991
105
 CMOS 90 nm
versión 14/07/23

Consumo Consumo
Área Retardo
Puerta # transistores estático dinámico
(m2) (ps)
(nW) (nW/MHz)

6 11.9808 181 86 13912

fuente: Synopsys (SAED EDK 90 nm)
Implementación de sistemas combinacionales

8 12.9024 204 89 13290

12 15.6672 221 109 13982

10 11.9808 238 63 10662

tema 3:

FC‐1 8 12.9024 174 98 10666

106
 CMOS 90 nm
versión 14/07/23

virus de COVID-19
8 m
fuente: [Link] (UTAH Univ.)

vs. interconexión

CMOS 90nm
(2002)
2,88 m
Implementación de sistemas combinacionales

2,24 m

 Área de un inversor: 6.45 m2

o Área de un glóbulo rojo ( 8m): 50.26 m2
 Retardo medio de un inversor: 100 ps
o La luz en 100 ps recorre 3 cm
tema 3:

 Consumo de un inversor: 670 nW (conmutando a 1 MHz)

o Una pila alcalina AA (2890 mAh) alimentando al inversor duraría 740 años
FC‐1  Anchura de una interconexión: 140 nm
107 o Cromosoma X: 7000 nm, E. coli: 3000 nm, Covid‐19: 140 nm
 versión 14/07/23

proteína spike
CoVid-19 (23 x 4~7 nm)

sección de un transistor
FinFET (10 nm)
Implementación de sistemas combinacionales

53 nm
34 nm
(147 átomos de Si)
tema 3:

CMOS 90nm CMOS 32nm CMOS 10nm CMOS 5nm CoVid-19

(2002) (2010) (2016) (2020)
FC‐1
fuentes: [Link] et al., Viral Architecture of SARS-CoV-2 with Post-Fusion Spike Revealed by Cryo-EM, bioRxiv (2020)
108 (adaptación) K. Mistry, 10 nm technology leadership, Technology and Manufacturing Day, Intel (2017)
 versión 14/07/23

Intel 4004 (1971)

2.300 transistores
(MOSFET 10 m, 12 mm2)
fuentes: Tech Inights, INTEL, TSCM
Implementación de sistemas combinacionales

tr/mm2
700.000x
tema 3:

Apple A14 SoC (2020)

FC‐1 [Link] transistores
(CMOS 5 nm, 88 mm2)
109 (425 mm2)
 versión 14/07/23

 Un LED (Light‐Emitting Diode) es el dispositivo más simple

por el que un sistema digital puede mostrar su estado.
o Típicamente se ilumina cuando entre cátodo (‐) y ánodo (+) hay
una diferencia de potencial superior a 1.7 V.
Implementación de sistemas combinacionales

o La máxima luminosidad se consigue cuando por él circula una

intensidad de entre 10 y 20 mA.
o Se conecta a un puerto de salida de un circuito a través de una
resistencia limitadora.
lógica inversa
(se ilumina con X=0)

R
x
tema 3:

‐ +

R (TTL) = (5V ‐ 1.7V) / 10 mA = 330 

FC‐1
110
 versión 14/07/23

 Un display 7‐segmentos es un banco de 7/8/9 leds que

comparten uno de los terminales.
o Cada led debe disponer de su propia resistencia limitadora.
ánodo común, lógica inversa
Implementación de sistemas combinacionales

x 8

 Existen un gran número de displays basados en leds

tema 3:

FC‐1
111
 versión 14/07/23

 Un switch/pulsador es el dispositivo más simple por el que

introducir datos a un sistema digital.
o Se conecta a un puerto de entrada de un circuito a través de una
resistencia de pull‐up (o pull‐down)
Implementación de sistemas combinacionales

• Asegura un nivel lógico por defecto cuando no hay pulsación.

• Evita el cortocircuito se crearía en su ausencia cuando hay pulsación.
• Debe ser alta para limitar la corriente que circula por el pulsador (y así reducir
el consumo) cuando este se cierra. lógica inversa
(al pulsar, X=0)

R
tema 3:

x
FC‐1
R ≥ 10 K
112
I (TTL) = 5 V / 10 K = 0.5 mA
 versión 14/07/23

 No obstante, cuando un sistema digital lee el estado de un

interruptor encuentra los siguientes problemas:
o Cada cambio de estado del interruptor, genera un vaivén transitorio
en la señal de entrada (rebote).
Implementación de sistemas combinacionales

• Una pulsación puede interpretarse erróneamente como una serie de ellas

o Los cambios de estado del interruptor son asíncronos.
rebote de presión rebote de depresión

10‐100 ms 100 ms (min) 10‐100 ms

~ µs

x
tema 3:

 Por ello, los sistemas digitales incorporan mecanismos de

FC‐1
sincronización y filtrado de rebotes en sus entradas externas.
113
 versión 14/07/23

 El diseño digital es un proceso de ingeniería:

o Debe elegirse el mejor circuito posible que realice una función.
o Pero ... ¿cuál es el mejor cuando infinidad hacen lo mismo?
 Las métricas de calidad permiten tomar la decisión:
Implementación de sistemas combinacionales

o Coste, velocidad, consumo, robustez, reusabilidad, time‐to‐market...

o Dado que la mejora en una métrica afecta al resto, hay que llegar a
un compromiso (trade‐off).
• por ejemplo, típicamente una mejora en velocidad implica un aumento del coste
o La importancia relativa de las mismas varía en cada producto.
• por ejemplo, una misma funcionalidad se implementará de forma distinta si se
integra en una lavadora o si lo hace en un satélite

 El conjunto de implementaciones posibles de una misma

tema 3:

especificación se denomina espacio de diseño

FC‐1
o el diseño digital es un problema de optimización multi‐objetivo
114
 diseño 1: coste (CMOS 90 nm)
a b
núm. transistores:
versión 14/07/23

2×2 + 6×8 + 2×6 + 2×8 + 1×6 = 86

2 2 área:
2×6.4512 + 6×8.2944 + 2×7.3728 +
8 + 2×9.21.60 + 1×7.3728 = 103.2 m2
c2
Implementación de sistemas combinacionales

8 8 z2

8
c1
6 z1
8

8
tema 3:

c0
8 8 z0
FC‐1
115 6
 diseño 1: retardo (CMOS 90 nm)
a b
versión 14/07/23

100 100

206
c2
206 184 td = 100+206+184 = 490 ps
Implementación de sistemas combinacionales

z2
tc = 180 + 184 = 364 ps
camino
180
crítico
206
c1 td = 100+206+171 = 477 ps
171 z1
tc = 206+171 = 377 ps
206

206
tema 3:

c0
184 td = 100+206+184 = 490 ps
206 z0
FC‐1 tc = 180 + 184 = 364 ps
116 180
 diseño 2: coste (CMOS 90 nm)
a b
núm. transistores:
versión 14/07/23

5×4 + 8×6 = 68
4 4 área:
5×5.5296 + 8×11.9808 = 123.3 m2
6
c2
Implementación de sistemas combinacionales

6 68 z2

6
c1
46 z1
6

6
tema 3:

c0
6 68 z0
FC‐1
117 4
 diseño 2: retardo (CMOS 90 nm)
a b
versión 14/07/23

132 132

192
c2
192
192 td = 132+192+192 = 516 ps
Implementación de sistemas combinacionales

8 z2
tc = 132+192 = 324 ps
camino
132
crítico
192
c1 td = 132+192+132= 456 ps
6
132 z1
tc = 192+132 = 324 ps
192

192
tema 3:

c0
192 192
8 z0 td = 132+192+192 = 516 ps
FC‐1 tc = 132+192 = 324 ps
118 132
 diseño 3: coste (CMOS 90 nm)
versión 14/07/23

b 2
6

6 z2
c2
6
Implementación de sistemas combinacionales

6
c1 6 z1
6

6
6
c0
6 z0
6
a 2
tema 3:

núm. transistores: 7×6 + 3×6 + 2×2 = 64

FC‐1
119 área: 7×7.3728 + 3×7.3728 + 2×6.4512 = 86.63 m2
 diseño 3: retardo (CMOS 90 nm)
versión 14/07/23

b 100
180
171
z2
c2 180
Implementación de sistemas combinacionales

180
c1
171 180 z1
180

180
c0
171 z0
180
a
tema 3:

100

z2: td = 100+180+171+180+171 = 802 ps tc = 180 + 171 = 315 ps

FC‐1 z1: td = 100+180+171+180 = 631 ps tc = 180 ps
120 z0: td = 100+180+171+180+171 = 802 ps tc = 180 + 171 = 315 ps
 diseño 4: coste (CMOS 90 nm)
versión 14/07/23

b 2
6

6 z2
c2
6
Implementación de sistemas combinacionales

c1 6 z1
12

6
c0
6 z0
6
a 2
tema 3:

núm. transistores: 1×12 + 5×6 + 2×6 + 2×2 = 58

FC‐1
121 área: 1×13.824 + 5×7.3728 + 2×7.3728 + 2×6.4512 = 78.35 m2
 diseño 4: retardo (CMOS 90 nm)
versión 14/07/23

b 100
180
171
z2
c2 180
Implementación de sistemas combinacionales

c1
132 180 z1
camino crítico
180
c0
171 z0
180
a 100
tema 3:

z2: td = 132+180+171 = 483ps tc = 180 + 171 = 315 ps

FC‐1 z1: td = 132+180 = 312 ps tc = 180 ps
122 z0: td = 132+180+171 = 483ps tc = 180 + 171 = 315 ps
 diseño 5: coste (CMOS 90 nm)
versión 14/07/23

b 4
4

4 z2
c2
4
Implementación de sistemas combinacionales

4
c1 4 4 z1
4

4
4
c0
4 z0
4
a 4
tema 3:

núm. transistores: 13×4 = 52

FC‐1
123 área: 13×5.5296 = 71.88 m2
 diseño 5: retardo (CMOS 90 nm)
versión 14/07/23

b 132
132
132
z2
c2 132
Implementación de sistemas combinacionales

132
c1 132
132 132
z1
132

132
c0
132 z0
132
a 132
tema 3:

z2: td = 5×132 = 660 ps tc = 2×132 = 264 ps

FC‐1 z1: td = 5×132 = 660 ps tc = 2×132 = 264 ps
124 z0: td = 5×132 = 660 ps tc = 2×132 = 264 ps
 diseño 6: coste (CMOS 90 nm)
versión 14/07/23

b 2

z2
c2
10
Implementación de sistemas combinacionales

c1 6 z1

10

c0
z0

a 2 10
tema 3:

núm. transistores: 3×10 + 6 + 2×2 = 40

FC‐1
125 área: 3×11.9808 + 7.3728 + 2×6.4512 = 56.22 m2
 diseño 6: retardo (CMOS 90 nm)
versión 14/07/23

b 100 238

z2
c2
Implementación de sistemas combinacionales

238
c1
180 z1

238
c0
z0

a
tema 3:

100

z2: td = 100+238+238 = 576 ps tc = 238 ps

FC‐1 z1: td = 100+238+180 = 518 ps tc = 180 ps
126 z0: td = 100+238+238 = 576 ps tc = 238 ps
 Espacio de diseño (CMOS 90 nm)
versión 14/07/23

implementaciones
subóptimas
150

para cualquier métrica

2 hay algún circuito mejor
área (m2)
Implementación de sistemas combinacionales

100

1
3
4 5
𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐 6
50

𝑧 𝑎𝑏𝑐 𝑎𝑏𝑐 óptimos de Pareto

𝑧 𝑎𝑏 𝑎𝑏𝑐 𝑎𝑏𝑐 son los mejores según alguna métrica
(según las restantes pueden ser peores)
tema 3:

100 200 300 400 500 600 700 800

FC‐1
127
retardo del camino crítico (ps)
 versión 14/07/23

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Implementación de sistemas combinacionales

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tema 3:

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FC‐1
128