UNIVERSIDAD NACIONAL FEDERICO VILLAREAL

FACULTAD DE INGENIERÍA ELECTRÓNICA E INFORMÁTICA

INFORME 6

ALUMNO: Gonzales Cule, Edgar Smith Victor

CURSO: Circuitos Digitales 1

DOCENTE: Rosales Fernandez, Jose Hilarión

ESCUELA: Ingeniería Electrónica

“Año del bicentenario del Peru”

LIMA – PERU

2021
 Compendio Teórico

Latch RS
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas
principales permiten al ser activadas:

 R: el borrado (reset en inglés), puesta a 0 o nivel bajo de la salida.

 S: el grabado (set en inglés), puesta a 1 o nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que poseía

tras la última operación de borrado o grabado. En ningún caso deberían activarse ambas
entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden
con el mismo valor: a bajo, si el flip-flop está construido con puertas NOR, o alto, si está
construido con puertas NAND. El problema de que ambas salidas queden al mismo estado
está en que al desactivar ambas entradas no se podrá determinar el estado en el que
quedaría la salida. Por eso, en las tablas de verdad, la activación de ambas entradas se
contempla como caso no deseado (N. D.).
Biestable RS (Set Reset) síncrono
Además de las entradas R y S, posee una entrada C de sincronismo cuya misión es la de
permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un
ejemplo de un biestable síncrono a partir de una asíncrona, junto con su esquema
normalizado

Biestable D (Data o Delay)

El flip-flop D resulta muy útil cuando se necesita almacenar un único bit de datos (1 o 0).
Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto,
idéntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj.
Recuerde que Q sigue a D en cada flanco del impulso de reloj.

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
función del modo de activación de dicha entrada de sincronismo, existen dos tipos:

 Activo por nivel (alto o bajo), también denominado registro o cerrojo (latch en
inglés).
 Activo por flan co (de subida o de bajada).
Biestable JK
Es versátil y es uno de los tipos de flip-flop más usados. Su funcionamiento es idéntico al
del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia
está en que el flip-flop J-K no tiene condiciones no válidas como ocurre en el S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y

bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

 J: El grabado (set en inglés), puesta a 1 o nivel alto de la salida.

 K: El borrado (reset en inglés), puesta a 0 o nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que poseía

tras la última operación de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirirá el estado contrario al que tenía.
 Cuestionario 6
1. Explique el funcionamiento de los flip-flops, características, tipos y aplicaciones

Un flip-flop, también conocido en español como dispositivo biestable, es un circuito de

tipo multivibrador y secuencial que puede adquirir dos estados de manera indefinida, a
menos que se perturbe de alguna manera dicho circuito. Es un dispositivo ampliamente
usado en el almacenaje de datos e información en artículos digitales y electrónicos.

Características:

1. Asumen solamente uno de dos posibles estados de salida.

2. Tienen un par de salidas que son complemento una de la otra.

3. Tienen una o más entradas que pueden causar que el estado del Flip-Flop cambie.

Los flip-flop se clasifican según las entradas que poseen

- Síncronos: Poseen entradas de control, pero además tienen incluido un sistema

de reloj o algún tipo de mecanismo o dispositivo para rotar los estados
- Asíncronos: Este tipo de biestable solo posee entradas de control.
 Los más conocidos son:

 Flip-Flop R-S (Set-Reset)

El biestable R-S adquiere su nombre por sus entradas Reset y Set, para
resetear y setear la información ingresada o almacenada en el dispositivo,
respectivamente.

 Flip- Flop T
En este tipo de flip-flop el cambio de estado de produce mediante un pulso,
el cual se constituye como un ciclo de cero a uno de manera completa. Este
modelo de biestable puede utilizarse como un complemento de reloj para el
modelo R-S.

 Flip-Flop J-K (Jump-Keep)

Este dispositivo es una combinación de los dos anteriores, pero se diferencia
del RS en su comportamiento al activarse ambas entradas a la vez: Este
biestable hace que su salida tenga el estado contrario al que poseía antes de
abrirse las dos entradas simultáneamente.

 Flip-Flop D (Delay)
El flip-flop D es uno de los FF más sencillos. Su función es dejar pasar lo
que entra por D, a la salida Q, después de un pulso del reloj

Aplicaciones:

- Registros
- Contadores
- Detectores de evento
- Sincronizadores de datos
- Divisor de frecuencia

2. Qué diferencia hay entre flip-flops activados por flanco y activados por nivel

Tanto Latch como Flip Flop son elementos de circuito secuencial y son elementos básicos
de memoria que se utilizan para almacenar los bits de información. Pero, aparte de las
similitudes, hay una serie de diferencias entre ellos.
Diferencias:

- Lactch es de naturaleza asíncrona, lo que significa que la salida cambia

espontáneamente,
- flip flop es sincrónico, lo que significa que el cambio de salida depende de
la señal de habilitación
- Un latch cambia de estado de inmediato, según sus señales de excitación de
entrada, mientras que un flip-flop espera la señal de su reloj antes de
cambiar de estado
- Un latch es más propenso a problemas de fallas debido a un cambio
instantáneo en la entrada, mientras que no hay problemas de fallas en el
flip-flop ya que es de naturaleza sincrónica.

3) Diseñe un flip-flop temporizado tipo J-K con compuertas lógicas

J 1
U2:A
2
U3:A

0 2
13
12
3
1

74LS10 74LS01

CLK
U2:B U3:B
3 5

0 4
5
6
6
4

K 74LS10 74LS01

4)Un circuito secuencial tiene 2 flip-flop´s , A y B x e y, y una salida z. Las funciones

de entrada de los flip-flop´s y la función de la salida son las siguientes

diagrama lógico
tabla de estado

X y Z
0 0 0
0 1 0
1 0 0
1 1 1

estado de diagrama
.
5) Considere un flip-flop J-K es decir un flip-flop J-k con inversor de la entrada
externa K y la entrada interna K.

a) tabla característica del flip-flop.

b) ecuación característica.
c) Demuestre que, uniendo las 2 entrada extremas entre sí, se forma un flip-flop D.
6) Con el timer555 diseñe un oscilador que genere de manera aproximada una onda
cuadrada con una frecuencia de 20 Khz. La capacitancia C debe ser mayor o igual a
100pf.

7) Cual es la diferencia entre circuitos síncrono y circuito secuencial asíncrono.

circuito síncrono:

Almacenamiento únicamente en instantes discretos todos los closks se conentan clock

maestro

circuito secuencial asíncrono:

Los cambios de estado ocurren al ritmo natural, es decir, el clock de un flip -flop es la
salida del flip flop anterior.

8) Diseñe un circuito secuencial asíncrono que siga la secuencia de 0 a 12 usando filp-

flops de J-K de flanco de bajada
9) Diseñe un circuito secuencial asíncrono que siga la secuencia 7, 6, 5, …0, 7, 6, …
usando flip-flop J-K de flaco de bajada
 CIRCUITOS DIGITALES I
PRACTICA DE LABORATORIO Nro. 6

FLIP – FLOPS - MULTIVIBRADOR ASTABLE

I . – OBJETIVOS :
1) Comprobar el funcionamiento de los circuitos LATCH
R – S.
2) Verificar el funcionamiento de los Flip Flops J – K y
D.
3) Implementar un Multivibrador astable con el timer 555.

II . – MATERIAL NECESARIO :

- 01 fuente de alimentación regulada + 5 VDC

- CIs. :
- 01 74LS02 (NOR)
- 01 74LS74 (FLIP – FLOP D)
- 01 74LS76 (FLIP – FLOP J - K)
- 01 Timer 555
- 04 Resistencias de 330 Ohms. ¼ W.
- 01 Resistencia de 10 Kohms. ¼ W.
- 01 Resistencia de 100 Kohms. ¼ W.
- 01 Condensador de 1 F
- 01 Condensador de 10 F.
- 03 Diodos LED.
- 01 Protoboard.
- 01 Caja de Cablecillos para conexiones.
- 01 Alicate tipo pinza.

III . – PROCEDIMIENTO :

PARTE A : LATCH R – S

1) Armar el circuito de la figura 1. Conectar la salida Q a un diodo LED y Q a

otro. Las entradas R y S a “0”.
2) Aplicar las combinaciones de entrada en la secuencia propuesta para S y R
(Tabla 1.1) anotando el valor de la salida para cada caso.

3) Analice los resultados obtenidos y plasme su conclusión en la Tabla 1.2 para

indicar el comportamiento del circuito. Asegúrese de poder explicar el
funcionamiento a partir de la tabla obtenida.

9
 Alto por el estado de Q anterior
 Bajo porque se estableció es reset por la entrada R
 Alto porque se estableció el preset por la entrada S
 Bajo porque es una entrada invalida
 4) ¿Cómo que tipo de Flip – Flop trabaja el circuito analizado?

Flip Flop RS

5) ¿Cuál es el nivel activo para la entrada?

Nivel de entrada alto

6) ¿La condición de entrada 11 debe utilizarse? ¿Por qué?

No, porque es un estado indeterminado según la estructura de las

compuertas, a causa de la retroalimentación que hay entre ellas.

7) Simule todos los pasos anteriores con el proteus y explique cuál es la

Estado Inicial del Latch RS

S R

Q’
PARTE B : FLIP FLOP D

1) Conectar uno de los Flip Flops D del 74LS74 tal como se indica en la figura 2,
utilizando la salida Q del circuito 1 para suministrar los pulsos de reloj, en la
entrada CLK del Flip – Flop.

2) Hacer D = 0 y aplicar un pulso de reloj (actuar sobre las entradas S y R del

circuito 1 para propiciar que su salida Q encienda y se apague).
¿Qué ocurre con la salida del Flip Flop D? . Anotar el resultado en la tabla 2.

La salida Q se vuelve 0 al igual que la entrada D

3) Repetir el paso 2 con D =1.

4) Aplicar 0, 1, 0, 1, … varias veces en la entrada D pero sin aplicar pulsos de

reloj. ¿Se modifica el valor de la salida Q en algún momento? ¿Por qué?.

No se modifica el D, porque se necesita aplicar le dan pulsos en el reloj, ya

que el Flip Flop D necesita flancos de bajada para funcionar

5) ¿Cuál es el funcionamiento de un Flip Flop tipo D?

Flip Flop D funciona copiando la entrada D en su salida Q, cuando actúan

pulsos, en el momento de flanco de bajada de cada pulso

6) Repetir los pasos 2 y 3 conectando la entrada de RESET (CLR) en valor “0”.

¿Qué resultados ha obtenido en ambos casos?
 El Flip Flop no funciona, dejo de copiar la entrada D. La salida Q se quedó
en estado bajo…………….

7) Regresar el CLR al valor “1” y repetir los pasos 2 y 3, conectando la entrada del
PRESET en el valor “0”.

Se quedo encendida la salida Q, y no copia el valor de la entrada D. La

salida Q se quedó en alto.

8) ¿Qué ocurre con el funcionamiento del Flip – Flop si se activa la línea de

PRESET? y ¿si se activa el RESET?

Se activa el Flip Flop tipo D, copiando la entrada D con los pulsos de reloj

9) Simule todos los pasos anteriores con el proteus y explique cuál es la

función de cada terminal de control. (adjunte tomas del proteus)
PARTE C: FLIP FLOP J – K

1) Conectar uno de los Flip Flops J-K del 74LS76 tal como se indica en el
esquema de la figura 3.

2) Ingresar “0”, “0” en J ,K y aplicar un pulso de reloj. ¿Qué ocurre con la salida?
Repetir la acción para los demás valores indicados en la tabla 3 anotando la
respuesta obtenida en la salida Q para cada caso después de aplicar el pulso de
reloj.

3) Repetir el paso 2 aplicando “0” en la entrada RESET (CLR). ¿Qué resultado

obtiene en todos los casos?

La salida del Flip Flop JK es baja en todos los casos

4) Repetir el paso 2 con “1” en RESET (CLR) y “0” en PRESET (PR).¿Qué

resultado obtiene en todos los casos?

La salida del Flip Flop JK es alta en todos los casos

5) ¿Qué ocurre cuando se activa la entrada de RESET o la entrada de PRESET del

Flip Flop? ¿Con qué valor se activan?
6)
Ambas salidas del Flip Flop JK son altas, es decir Q y Q Negado tienen
salidas altas
7) Con las entradas de PRESET Y CLEAR en “1” colocar J y K en “1”. Aplicar
varios pulsos de reloj. ¿Qué ocurre con la salida en cada pulso de reloj? ¿Cómo
que tipo de FF se comporta el circuito en esta condición?

En con cada pulso en su reloj cambia a la inversa de Q, Generando un

pulso que se demora el doble de tiempo que el reloj, es decir una frecuencia
a la mitad

8) Simule todos los pasos anteriores con el proteus y explique cuál es la

función de cada terminal de control. (adjunte tomas del proteus)

Pulso negativo J=0 y K=1 la salida cambia a Q = 0

Se establece J=0 y K=0, entonces No cambia Q+1=Q
Primer Pulso Negativo J=1 K=1 Cambia a la inversa de Q
Segundo Pulso Negativo J=1 K=1 Cambia a la inversa de Q
Se cambia J=1 y K=0 , luego se aplica pulso entonces Q = 1
PARTE D : GENERADOR DE PULSOS DE RELOJ

1) Construir el circuito de la figura 4. Encender el circuito y observe la salida. ¿Qué

ocurre?

Empieza a emitir un tren de pulsos de manera constante, que se puede utilizar

como señal de reloj

¿Cómo qué tipo de circuito se está comportando? ¿Por qué?

El circuito se comporta como un reloj emitiendo varios pulsos a una

frecuencia constante, porque esta configurado como un Multivibrador
Astable cuyos pulsos depende de la relación condensador y resistencia.

2) Utilice el condensador de 1 F. ¿Cuál es el resultado?

El pulso se volvió más rápido

3) Vuelva a conectar el condensador de 10 F. Pero cambie la resistencia de 100

K por la de 10 K . ¿Cuál es el efecto respecto del paso 1?

El pulso es más rápido en comparación con el paso 1

4) ¿Mediante qué elementos se puede ajustar la frecuencia de las pulsaciones que

emite el circuito?

Mediante la variación de resistencias y el condensador

6) Simule todos los pasos anteriores con el proteus y explique cuál es la

función de cada terminal de control. (adjunte tomas del proteus)
PARTE E :

1) Implementar el circuito de la figura 5. Coloque la línea de inicio a “0” y luego

colóquela en “1”.

2) ¿Cuál es la secuencia seguida por QB QA (2 1)?

El pulso de QA es el doble de rápido que de QB

3) Retorne la línea de inicio a “0”. ¿Qué ocurre en la salida al recibir más pulsos de
Reloj?

La salida se pone en bajo y se queda en ese estado, ya no oscila

4) Simule todos los pasos anteriores con el proteus y explique cuál es la

función de cada terminal de control. (adjunte tomas del proteus)
Observaciones
El latch RS el estado R=1 y S=1 es invalido y causa inestabilidad en el sistema, en la
implementación en protoboard las dos salidas cambiaban a bajo.

En el simulador Proteus no acepta como condición inicial R=0 y S=0 ya que es una
redundancia, en cambio en físico al variar las entradas del latch se normalizaba con su
comportamiento típico.

El pulso del temporizador astable 555 puede modificarse cambiando las resistencias y
condensadores, para mayor precisión se puede aplicar la formula para determinar de
antemano el resultado.

El simulador Proteus cuenta con un osciloscopio con lo que se puede ver el

comportamiento de onda cuadrada o rectangular del pulso del temporizador astable

Conclusiones
Los Flip Flop son muy útiles como elementos de memoria, y al emparejarlos se pueden
diseñar contadores en base a los pulsos de reloj.
Con el Flip Flop tipo D se pude dividir la frecuencia disminuyéndola, poniendo la entrada
del reloj en la entrada D de otros Flip Flop de este tipo.

Los Flip Flop al ser circuitos secuenciales y estar retroalimentados nos brindan
características especiales que los circuitos combinacionales no harían de manera tan
eficiente ya que como condición de realimentación puede modificar su comportamiento y
seguir un cambio según como lo haiga definido el diseñador.

Recomendaciones
Para un uso adecuado del temporizador astable 555 se debe realizar primero los cálculos,
luego su simulación.

Evitar las condiciones inestables en los latch RS ya que pueden traer problemas que
puede afectar negativamente el comportamiento del circuito