1
LABORATORIO 2- ELECTRONICA DIGITAL II
(NOVIEMBRE 2021)
Marlon Alberto Rivera Martínez
Fundación Universitaria de San Gil, Ingeniería Electrónica
Yopal-Colombia
marlonrivera@[Link]
Resumen— La FPGA es el acrónimo de Matriz de puertas
II. METODOLOGÍA
programables y no es más que una serie de dispositivos basados en
semiconductores a base de matrices de bloques lógicos En el laboratorio vamos a desarrollar los sistemas propuestos,
configurables o CLB, donde además se conectan a través de lo que haremos uso de un simulador llamado QUARTUS para las
en el sector se denomina interconexiones programables. Su programaciones de la tarjeta FPGA, se desarrollará en diagrama
principal característica y ventaja es que pueden ser
de bloques y VDHL.
reprogramados para un trabajo específico o cambiar sus requisitos
Haremos una serie de pasos para presentar de principio a fin el
después de haberse fabricado. El inventor de esta tecnología fue
Xilinx, el cual ha evolucionado dicha tecnología hasta convertirla desarrollo y así comprobar experimentalmente el
en un nuevo concepto para tener en cuenta en ciertos entornos de funcionamiento de las programaciones
trabajo, está practica tiene como objetivo implementar y Los sistemas propuestos son:
desarrollar los ejercicios propuestos para observar en la FPGA. A. CONTADOR CON 7 SEGMENTOS EN DIAGRAMA
DE BLOQUES.
Índice de Términos – dispositivos, programables, Matriz,
semiconductores.
Abstract— The FPGA is the acronym for Programmable Gate
Matrix and is nothing more than a series of semiconductor-based
devices based on configurable logic block matrices or CLBs, where
they are also connected through what in the sector are called
programmable interconnections. Their main feature and
advantage is that they can be reprogrammed for a specific job or
change their requirements after they have been manufactured. The
inventor of this technology was Xilinx, which has evolved this
technology into a new concept to take into account in certain work
environments.
Terms Index - devices, programmable, Matrix, semiconductors.
[Link]ÓN
Imagen. 1. Diagrama de Estados. Es la secuencia en la cual vamos a observar
en el display 7 segmentos, lo observamos en números binarios y decimales.
L a lógica secuencial controla el secuenciamiento de las luces
led1 OUTPUT
PIN_R20
led2 OUTPUT
PIN_R19
led3
PIN_U19
OUTPUT
A
7447
OA
OUTPUT
OUTPUT 1
0
PIN_J2
de los semáforos basándose en las entradas procedentes de los B
C
OB
OC
OUTPUT
OUTPUT
2
PIN_J1
PIN_H2
D OD 3
JKFF JKFF JKFF
circuitos de temporización y del sensor de vehículos. La lógica J
PRN
Q
NOT
J
PRN
Q J
PRN
Q
LTN
RBIN
OE
OF OUTPUT 4
PIN_H1
NOT BIN OG PIN_F2
secuencial generará una secuencia de código Gray de 2 bits para K
inst
CLRN
inst3 K
inst1
CLRN inst4 AND2
K
inst2
CLRN RBON
inst13BCD TO 7SEG
OUTPUT 5
PIN_F1
los cuatro estados del sistema. inst6
inst7
OUTPUT 6
AND2 PIN_E2
jk INPUT
Altera suministra varias familias de dispositivos FPGA, PIN_L22
VCC
clock INPUT
incluyendo las series Stratix II, Stratix, Cyclone y la familia PIN_R22
VCC
ACEX. En esta sección, vamos a centrarnos exclusivamente en
la familia Stratix II para ilustrar los conceptos, teniendo siempre Imagen. 2. Diagrama de bloques en QUARTUS. Se realizo el montaje de
presente que los otros dispositivos de la familia pueden diferir bloques, usando tres flip flop JK 2 compuertas AND, 2 compuertas NOT, y un
decodificador 7447 para observar el 7 segmentos.
básicamente en ciertos aspectos de su arquitectura y/o en lo que
se refiere a parámetros tales como la densidad, la velocidad y la
potencia.
2
- Programación en VHDL
library ieee;
use ieee.std_logic_1164.all;
entity paralelo is
port (D0,D1,D2,D3,Clock:in std_logic;
Q0,Q1,Q2,Q3:inout std_logic);
end entity paralelo;
Imagen. 3. Asignaciones de Pines. Se realiza la programación de los pines de architecture LogicOperation of paralelo is
la FPGA, para poder observar el procedimiento.
component dff1 is
port (D, Clock:in std_logic;
Q:inout std_logic);
end component dff1;
begin
FF0:dff1 port map (D=>D0,Clock=>Clock,Q=>Q0);
FF1:dff1 port map (D=>D1,Clock=>Clock,Q=>Q1);
FF2:dff1 port map (D=>D2,Clock=>Clock,Q=>Q2);
FF3:dff1 port map (D=>D3,Clock=>Clock,Q=>Q3);
end architecture LogicOperation;
Imagen. 4. Demostración en FPGA. Observamos el buen funcionamiento, en
este caso nos muestra el número 4. library ieee;
use ieee.std_logic_1164.all;
B. REGISTROS DE DESPLAZAMIENTO CON
ENTRADA Y SALIDA PARALELO EN VHDL. Entity dff1 is
port(D,Clock,Pre,Clr:in std_logic;Q:inout std_logic);
end entity dff1;
architecture LogicOperation of dff1 is
begin
process
begin
wait until rising_edge(Clock);
if D='1'then
Q<='1';
else
Imagen.5. Símbolo lógico. Es el símbolo el cual nos muestra las entradas y
salidas, como observamos es de manera paralela, los datos salen debido a su Q<='0';
entrada y no hay desplazamiento.
end if;
- REGISTROS DE DESPLAZAMIENTO CON
ENTRADA Y SALIDA PARALELO. end process;
3
end architecture LogicOperation; III. ANÁLISIS DE RESULTADOS
Se obtuvieron unos resultados positivos ya que cumplimos
con todo el trabajo; hubo pequeñas dificultades en Quartus
en las programaciones pero se lograron superar y
cumplimos con los objetivos, igual manera se aprendió a
programar la FPGA, que es una buena herramienta de
trabajo.
IV. CONCLUSIONES
- Se implemento y se desarrollaron los sistemas
propuestos.
- Se aprendió a programar la FPGA y de igual
manera conocimos su funcionamiento y algunos
pines que la componen.
- Se obtuvo un gran conocimiento sobre Quartus,
y así ver de que manera la podemos implementar
Imagen.6. Diagrama de bloques. Después de realizar la programación en para más proyectos.
VHDL, podemos observar el diagrama de bloques para poder ver sus
conexiones.
V. REFERENCIAS
[1] Floyd, T. L. (2021). Fundamentos De Sistemas Digitales C/Cd (7.a
ed.). PRENTICE HALL/PEARSON.
[2] L., Floyd, Thomas, (2016), FUNDAMENTOS DE SISTEMAS
DIGITALES 11ED. Madrid, España: Pearson. Obtenido de
[Link]
Imagen.7. Asignaciones de Pines. Se realiza la programación de los pines de la
FPGA, para poder observar el procedimiento. 000193&codigo_libro=
Imagen 8. Demostración en FPGA. Observamos el buen funcionamiento, en
este caso nos muestra el número 4.
