Circuitos digitales

1. Introducción
En electrónica digital, podemos diferenciar dos tipos de circuitos: los deno-
minados circuitos combinacionales y los circuitos secuenciales.
Recuerda
Se puede decir que un circuito secuencial
En los circuitos combinacionales, que en parte ya se han estudiado en la
tiene memoria, y uno combinacional no.
unidad anterior, el estado de las salidas depende única y exclusivamente
del estado de las entradas. Sin embargo, en los circuitos secuenciales,
los valores de las salidas dependen de ellas mismas, además del de las
entradas.

Entradas Salidas Entradas Salidas

A Q1 A Q1
A 250VAC

A 250VAC
A

A
2A

2A
Circuito Circuito
B Q2 B Q2
combinacional secuencial
A 250V AC

A 250V AC
A

A
2A

2A
C Q3
A 250V AC
2A A

Figura 10.1. Circuito combinacional. Figura 10.2. Circuito secuencial.

En esta unidad, se estudiarán de forma básica algunos de los circuitos com-

binacionales y secuenciales más significativos.

1.1. Cronograma
Un cronograma es un gráfico en el que se muestra cómo evolucionan una o
más señales, en este caso digitales, en función del tiempo. También recibe
el nombre de diagrama de tiempo.
Los cronogramas son especialmente útiles para mostrar el funcionamiento
tanto de los circuitos combinacionales como de los secuenciales, y a me-
nudo son utilizados por los fabricantes en las hojas de características para
mostrar el comportamiento de sus componentes.

1
A B Q A 0 1 0 0 1 1 1 0
0
0 0 0
A 1
0 1 0 Q B 0 0 1 1 1 0 1 1
B 0
1 0 0
1
1 1 1 0 0 0 0 1 0 1 0
Q 0

Figura 10.3. Ejemplo de cronograma de una función lógica AND.

En los cronogramas, las señales digitales se muestran con dos posibles va-
lores, el 0 y el 1. Así, el flanco que pasa de 0 a 1 se denomina flanco ascen-
1
dente o de subida, y el que pasa de 1 a 0 se denomina flanco descendente Flanco Flanco
o de bajada. ascendente descendente
Es importante identificar los dos tipos de flanco, ya que muchos circuitos 0
digitales secuenciales funcionan basándose en ellos. Figura 10.4. Flancos de una señal digital.

221
 Unidad 10

2. Circuitos combinacionales
Los circuitos combinacionales más característicos son:
Recuerda ■ Los codificadores y decodificadores.
En los circuitos combinacionales con co-
dificadores/decodificadores y multiple-
■ Los multiplexores y demultiplexores.
xores/demultiplexores, se suelen utilizar Todos ellos se pueden montar mediante circuitos de puertas lógicas, pero,
diferentes símbolos para identificar las para facilitar el diseño y su integración en los circuitos electrónicos digitales,
entradas (E, I, D, etc.) y para las salidas se comercializan también en formato de circuito integrado.
(S, A, Q, X, etc.)
Aquí se utilizará I para las entradas y Q
2.1. El codificador
para las salidas. Es un circuito combinacional que permite obtener en su salida un número
codificado en binario, partiendo de una serie de entradas no codificadas.
Los codificadores disponen de 2n entradas y un número, n, determinado de
salidas. Así, un codificador de 2 salidas, dispone de 22 = 4 entradas, uno de
3 salidas 23 = 8 entradas, y así sucesivamente. A los decodificadores se les
suele denominar también con un código numérico, cuya relación se encuen-
tra entre el número de entradas y el número salidas: 4 × 2, 8 × 3, 16 × 4, etc.
En el siguiente ejemplo se muestra un codificador de 4 entradas a 2 bits de
salida. En él, si las entradas se activan individualmente, el resultado en las
salidas corresponde con su número codificado en binario.
Así, si analizamos la tabla de la verdad del codificador, se observa que las
salidas Q1 y Q2 se activan en función de las siguientes combinaciones lógicas
de las entradas y, por tanto, es posible representar su circuito equivalente.

I0 I1 I2 I3
Entradas Salidas Número
I0 I1 I2 I3 Q1 Q2 en decimal

1 0 0 0 0 0 0 Q1 = I2 + I3
Q1 = I2 + I3
0 1 0 0 0 1 1 Q2 = I1 + I3

0 0 1 0 1 0 2
Q2 = I1 + I3
0 0 0 1 1 1 3

Figura 10.5. Codificador de 2 bits de salida y tabla de la verdad.

En los circuitos digitales es habitual disponer de una entrada denominada

Saber más enable, mediante la cual es posible habilitar o deshabilitar la actuación so-
Por lo general, la entrada de habilitación bre las salidas si se aplica en ella un determinado nivel lógico. En el caso
es de tipo negada, ya que, de esta forma, del ejemplo del codificador 4 × 2, su implementación se realiza añadiendo
aunque no se conecte el circuito, este puertas AND a cada una de las salidas de las puertas OR y conectando en uno
puede funcionar igualmente. de sus terminales la entrada de habilitación. Así, si la entrada enable no se
encuentra a valor lógico “1”, las salidas estarán desactivadas o deshabilitadas.

I1 I0 I1 I2 I3
Q1
I2
Codificador Q1 I1
I3 Q1
I2
Q2 I3 Codificador
Enable Q2
Enable Q2
Enable

Figura 10.6. Entrada enable negada. Figura 10.7. Codificador de 2 bits de salida con entrada de habilitación.

222
 Circuitos digitales

A continuación, se muestra un codificador de 8 bits de entrada a 3 de salida,

en cuya tabla de la verdad se observa como en función de número de la entra-
Saber más
da activada se obtienen en las salidas su correspondiente número en binario. Ecuaciones lógicas para el codificador de
8 de entrada y 3 de salida.
I0 I1 I2 I3 I4 I5 I6 I7 Q1 Q2 Q3 Número Q1 = I4 + I5 + I6 + I7
1 0 0 0 0 0 0 0 0 0 0 0 Q2 = I2 + I3 + I6 + I7
0 1 0 0 0 0 0 0 0 0 1 1 Q3 = I1 + I3 + I5 + I7
0 0 1 0 0 0 0 0 0 1 0 2
0 0 0 1 0 0 0 0 0 1 1 3
I0
0 0 0 0 1 0 0 0 1 0 0 4 I1
Q1
0 0 0 0 0 1 0 0 1 0 1 5 I2
0 0 0 0 0 0 1 0 1 1 0 6 I3 Codificador
Q2
I4 de 8 a 3
0 0 0 0 0 0 0 1 1 1 1 7
I5
Q3
Tabla 10.1. Tabla de la verdad del codificador de 8 bits de entrada a 3 de salida. I6
I7
Si se escriben las ecuaciones lógicas para las situaciones en las que el resulta-
do en las salidas es 1, se puede dibujar el circuito combinacional equivalente. Figura 10.8. Codificador de 8 entradas y 3 salidas.
Como ya se ha visto en el ejemplo anterior, los codificadores se pueden
construir conectando puertas lógicas entre sí, pero es más habitual utilizarlos
en formato de circuito integrado, ya que facilita el diseño e implementación
de circuitos.
Los codificadores pueden ser de dos tipos: con prioridad o sin prioridad.

2.1.1. Codificadores sin prioridad

Son codificadores que están diseñados para mantener activa un sola de sus
entradas. En el caso de que exista más de una, el resultado en las salidas
se suma, generando un cierto desorden y confusión, ya que el resultado
puede ser el no deseado.
Por ello, el diseño del circuito previo al codificador debe hacerse de tal for-
ma que no sea posible poner a nivel lógico alto más de una entrada a la vez.
Así, si en el circuito de codificador de 8 × 3 mostrado anteriormente nos
encontramos con dos entradas activadas simultáneamente, por ejemplo,
la I3 y la I4, el resultado en las salidas es la suma de las dos.

I0 I1 I2 I3 I4 I5 I6 I7 Q1 Q2 Q3 Número

0 0 0 1 0 0 0 0 0 1 1 3
0 0 0 0 1 0 0 0 1 0 0 4

Resultado en las salidas 1 1 1

Tabla 10.2. Codificador de 8 bits de entrada a 3 de salida con 2 entradas activadas.

Actividades
1. Utilizando un software de simulación electrónica, dibuja el circuito combinacional del codificador de 8 × 3 y realiza lo siguiente:
■ Comprueba el funcionamiento del circuito, conectando lámparas de prueba en cada una de las salidas del circuito, y observa
el número en binario formado por ellas.
■ Comprueba lo que ocurre con el resultado en las salidas cuando se activa más de una entrada a la vez.
■ Implementa una entrada enable en el circuito y comprueba si el funcionamiento es correcto. ¿Qué tendría que hacer para que
esta entrada habilite el funcionamiento de las salidas cuando su valor lógico es 0? Pruébalo también.

223
 Unidad 10

2.1.2. Codificadores con prioridad

Son codificadores que resuelven el problema de los codificadores sin prio-
Saber más ridad cuando se encuentra activada más de una entrada. En estos, si se da
A la entrada de habilitación, enable, tam- la situación de que dos o más entradas están a nivel lógico alto, el valor
bién se la denomina strobe. codificado en las salidas es el correspondiente a la entrada de mayor prio-
ridad o mayor valor numérico.
En la tabla de la verdad se representan con una X los valores de las entra-
das que resultan irrelevantes. De esta forma, si, por ejemplo, se encuentran
activadas dos o más entradas a la vez, el resultado en las salidas solamente
es el de mayor prioridad.

I0 I1 I2 I3 I4 I5 I6 I7 Q1 Q2 Q3 Número
1 0 0 0 0 0 0 0 0 0 0 0 Menor prioridad
x 1 0 0 0 0 0 0 0 0 1 1
x x 1 0 0 0 0 0 0 1 0 2
x x x 1 0 0 0 0 0 1 1 3
x x x x 1 0 0 0 1 0 0 4
x x x x x 1 0 0 1 0 1 5
x x x x x x 1 0 1 1 0 6
x x x x x x x 1 1 1 1 7 Mayor prioridad
Tabla 10.3. Tabla de la verdad de un codificador con prioridad.

Codificador con prioridad 74xx148

El circuito integrado 74xx148 es un codificador con prioridad de 8 entradas
Saber más a 3 salidas. En él, tanto las entradas como las salidas están negadas, por lo
En el mercado existen numerosos circui- tanto, trabajan con niveles lógicos bajos, es decir de 0 lógico. Dispone de
tos integrados codificadores. Aquí sola- una entrada de habilitación EI, y dos salidas adicionales: EO que permite
mente se estudiará, a modo de ejemplo, conectar en cascada el integrado con otros del mismo tipo, y GS que indica
el modelo 74xx148. con valor alto cuando todas las salidas están a 1.
A continuación, se muestra la tabla de la verdad representada en su hoja
de características (data sheet). En ellas el valor 1 se muestra con H (high), el
valor 0 con L (low) y cuando el valor lógico es irrelevante, se muestra con X.
TABLA DE LA VERDAD

+V Salidas Entradas Salida ENTRADAS (INPUTS) SALIDAS (OUTPUTS)

EI 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
16 15 14 13 12 11 10 9 H X X X X X X X X H H H H H
+VCC L H H H H H H H H H H H H L
L X X X X X X X L L L L L H
EO GS 3 2 1 0
L X X X X X X L H L L H L H
4
74xx148 A0
L X X X X X L H H L H L L H
5 6 7 EI A2 A1 L X X X X L H H H L H H L H
GND L X X X L H H H H H L L L H

1 2 3 4 5 6 7 8 L X X L H H H H H H L H L H
L X L H H H H H H H H L L H
Entradas Salidas 0V
L L H H H H H H H H H H L H
H = Nivel lógico alto (High), L = Nivel lógico bajo (Low), X = Irrelevante

Figura 10.9. Pineado y tabla de la verdad del circuito integrado 74xx148.

Actividades Entradas Salidas Salidas

I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 GS EO
2. Utilizando un software de simulación electrónica, com-
1

prueba la tabla de la verdad del codificador con prioridad U1

74xx148. Para ello, conecta interruptores lógicos a las
entradas, y lámparas de prueba a las salidas.
Debes tener en cuenta que tanto unas como otras están 0
EI (Habilitación)
negadas, y para habilitar las salidas es necesario que la 74148N
entrada EI esté a nivel lógico bajo, es decir, a 0 lógico. Figura 10.10. Montaje para simular.

224
 Circuitos digitales

2.2. El decodificador
Es un circuito combinacional que funciona a la inversa del codificador. En
este caso, a las entradas se les aplica un número en binario, activando la
Vocabulary
salida correspondiente al número codificado en ellas. Un decodificador tie- ■ Flanco positivo: positive edge.
ne un número n de bits de entradas, con los que se codifica un número en ■ Flanco negativo: negative edge.
binario, y número 2n de salidas de datos, las cuales se activan en función ■ Flanco ascendente: rising edge.
del número codificado en las entradas. ■ Flanco descendente: falling edge.
Así, si se desea obtener cuatro líneas de datos, es necesario codificar un ■ Señal de reloj: clock signal.
número en binario de 2 bits.
■ Puerta lógica: logic gate.
En la siguiente tabla de la verdad, se muestra cómo, al codificar en binario
las entradas, se activa el número de salida correspondiente, no siendo po- ■ Biestable: latch, flip-flop.
sible activar más de una salida a la vez. ■ Lógica secuencial: sequential logic.
■ Conmutación: switching.
Entradas Salida ■ Rebote: rebound.
Número I1 I0 Q3 Q2 Q1 Q0
■ Retardo: delay.
0 0 0 0 0 0 1
■ Exceso: overage.
1 0 1 0 0 1 0
■ Codificador: encoder.
2 1 0 0 1 0 0
■ Decodificador: decoder.
3 1 1 1 0 0 0
■ Nivel alto: high level.
Tabla 10.4. Tabla de la verdad de un decodificador binario.
■ Nivel bajo: low level.
Así, el resultado lógico de cada salida corresponde con el término mínimo ■ Irrelevante: irrelevant.
de la fila en la que se encuentra. Por lo tanto, las ecuaciones y el circuito
■ Conmutador: toggle.
lógico para cada una de ellas son los mostrados a continuación:
■ Contador: counter.
I1 I0
■ Arriba: up.
■ Abajo: down.
■ Síncrono: synchronous.
Q0
Q0 = I1 · I0 ■ Asíncrono: asynchronous.
Q1 = I1 · I0 Q1
Q2 = I1 · I0
Q3 = I1 · I0 Q3

Q4

Figura 10.11. Ecuaciones lógicas y circuito de un codificador de 2 a 4 con puertas lógicas.

La entrada de habilitación (enable) se consigue conectando una tercera en-

trada a cada una de las puertas AND. Así, si esta no se encuentra a 1 lógico,
no es posible activar ninguna de las salidas.

Actividades I1 I0 EN

3. Utilizando un software de simulación electrónica, comprueba el funciona-

miento del decodificador de 2 entradas a 4 salidas de la figura.
Q0
Diseña el circuito de tal forma que disponga de una entrada de habilitación
(enable) y comprueba su funcionamiento. Q1

¿Qué es necesario hacer para que la entrada de habilitación funcione con Q3

lógica negativa? Simúlalo y comprueba su funcionamiento.
Q4
¿Es posible conseguir que más de una salida esté activa a la vez? ¿Por
qué? Figura 10.12. Circuito lógico para simular.

225
 Unidad 10

2.2.1. Decodificador BCD para display de 7 segmentos

Es un decodificador especialmente diseñado para convertir un número en
Recuerda código BCD y mostrarlo directamente en un display de 7 segmentos. A dife-
El orden de los segmentos LED de un dis- rencia del codificador mostrado en el ejemplo anterior, en este caso, cada
play es el siguiente: vez que se ponen a 1 lógico las entradas para formar un número en BCD,
se activan varias salidas a un mismo tiempo, excitando los segmentos LED
a necesarios del display y así formar el número correspondiente.
f b Los CI 74xx47 y 74xx48 permiten realizar este tipo de codificación. Ambos
g funcionan de forma similar, pero se diferencian en que el primero se utiliza
para displays que tienen ánodo común y el segundo para los que tienen el
e c
cátodo común. Ambos disponen de 4 entradas para la codificación BCD y 7
d salidas para conectar cada uno de los segmentos LED del display. Además,
tienen 3 entradas auxiliares, que internamente están negadas, de las cua-
Figura 10.13. Segmentos de un display.
les, la denominada LT es de gran utilidad, ya que permite comprobar si los
segmentos LED del display son correctos.
A continuación, se muestra la tabla de la verdad del circuito integrado 74xx47
Saber más y el resultado para las diferentes combinaciones BCD.
Un circuito de similares características
al 74xx48, en tecnología CMOS, es el Tabla de la verdad Resultados en el display
ENTRADAS SALIDAS para cada codificación BCD
CD4511. Se trata de un codificador BCD a
un display de 7 segmentos LED en cátodo Número en
decima
D C B A a b c d e f g

común. 0 L L L L L L L L L L H
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 L L L H H L L H H H H

4511 2
3
L
L
L
L
H
H
L
H
L
L
L
L
H
L
L
L
L
H
H
H
L
L Símbolo Pineado
4 L H L L H L L H H L L
Entradas D1 1 16 Vcc A a
5 L H L H L H L L H L L VCC f g a b c d e
BCD D2 2 15 f 6 L H H L H H L L L L L
B b 16 15 14 13 12 11 10 9
g C c
LT 3 14 7 L H H H L L L H H H H
D d
BL 4 13 a 8 H L L L L L L L L L L
e
Salidas 9 H L L H L L L H H L L
74LS47
LE 5 12 b f
7-Segmentos 10 H L H L H H H L L H L LT g
Entradas D3 6 11 c 11 H L H H H H L L H H L
1 2 3 4 5 6 7 8
BCD D0 7 10 d 12 H H L L H L H H H L L BI
BI
RBO B C LT BI/ RBO RBI D A GND

GND 8 9 e 13 H H L H L H H L H L L
14 H H H L H H H L L L L
IC1
15 H H H H H H H H H H H
74LS47
Figura 10.14. Pineado del circuito integrado CD4511. H = HIGH (Nivel alto) L = LOW (Nivel bajo)

Figura 10.15. Tabla de la verdad, símbolo e identificación de terminales del integrado 74LS74.

Actividades
4. Utilizando un software de simulación electrónica, monta el circuito de la figura con el circuito integrado 74LS47, un decodificador BCD
a 7 segmentos LED. Conecta a sus entradas interruptores lógicos y a sus salidas un display de 7 segmentos LED en ánodo común.
Comprueba la codificación en BCD de las entradas y observa si el resultado en el display se corresponde con la tabla de la verdad.
¿Qué ocurre cuando la entrada LT cambia de nivel lógico?
+V
IC Display
0 74LS47 ánodo común
220
0 A a
Interruptores lógicos

B b
C c
0 D d
e
0 f
LT g

BI BL Resistencias de ac
polarización
0

Figura 10.16. Circuito para simular con el codificador 74LS47.

226
 Circuitos digitales

2.3. Multiplexor
Es un circuito combinacional con un número determinado de entradas de
datos y una sola salida.
Un multiplexor es un conmutador en el que el estado de uno de los canales 2n entradas
de datos
Salida
Entradas
Salida

de los datos de entrada se transfiere a su salida, en función del valor selec- de datos

cionado en las denominadas entradas de control o selección.

Así, si n es el número de canales de control, 2 n es el número de entradas
que dispone el multiplexor. “n” entradas de control Entradas de selección

Por tanto, la representación de un multiplexor de 4 entradas de control dis- Figura 10.17. Representación genérica de un
multiplexor.
pone de 8 entradas de datos. En este caso, el número en binario codificado
en las entradas de selección conmuta el valor del número de entrada a la I0
salida del multiplexor.
Entradas de Multiplexor I1
Entrada de
datos selección
Q
seleccionada S1 S2 I0 I2
I0 0 0
I1
I1 0 1 Q I3
I2 1 0 I2

I3 1 1 I3
S1 S2
S1 S2 Figura 10.18. Circuito con puertas lógicas de un
multiplexor de 4 entradas de datos y 2 entradas
de control.
Figura 10.19. Multiplexor de 4 entradas de datos y 2 de selección.

Los multiplexores se pueden configurar mediante circuitos basados en puertas Entradas Entradas
+ de datos de selección
lógicas. No obstante, también se comercializan en formato de circuito integrado
16 15 14 13 12 11 10 9
facilitando así su conexión e integración en los circuitos digitales. Estos suelen
+VCC
disponer, además de las entradas de datos y de selección, de una entrada de
D4 D5 D6 D7 S1 S2
habilitación como la ya estudiada en otros circuitos integrados combinacionales. D3 S3

2.3.1. Circuito integrado 74151 D2 D1 D0 Q1 Q2 Enable

GND
Un circuito integrado multiplexor ampliamente utilizado es el modelo 74151.
1 2 3 4 5 6 7 8
Se trata de un multiplexor con 3 entradas de selección y, por tanto, 8 en-
Entradas de datos Salidas Strobe -
tradas de datos. Dispone de una entrada de habilitación (Pin 7), además de
una salida negada o invertida. Figura 10.20. Pineado del circuito integrado 74151.

Actividades
5. Utilizando un software de simulación electrónica, monta el circuito de la figura con el circuito integrado multiplexor 74151. Conecta a cada
una de las entradas de datos sus correspondientes interruptores lógicos y da en ellos varios valores lógicos aleatorios. Conmuta las
entradas de selección y comprueba que el dato que aparece en la salida corresponde con el valor lógico de la entrada correspondiente.
I0 1
I1 0
U1
I2 0 A B C
Q1
Entradas de datos I3 0 D0 Q
I4 0 D1
D2 -Q
D0 0 0 0
I5 1 D3
D4 D1 0 0 1
I6 D5
1 D6 D2 0 1 0
I7 0 D7
A
D3 0 1 1
B
C D4 1 0 0
Enable D5 1 0 1
D6 1 1 0
74151N
D7 1 1 1
0

S1 S2 S3
Entradas de selección Strobe

Figura 10.21. Circuito para simular con CI 74151.

227
 Unidad 10

2.4. Demultiplexor
Es un circuito combinacional que funciona de forma inversa al multiplexor. Dis-
pone de una única entrada de datos, varias entradas selectoras o de control y
Entrada
un número determinado de salidas. La relación del número de salidas respecto
2n salidas Entrada
de datos
de datos
Salidas
a las entradas de control es de 2n, siendo n el número de entradas selectoras.
Así, el funcionamiento del demultiplexor es similar al del multiplexor, pero
con sentido inverso en el intercambio de la información. Es decir, el nivel
“n” entradas de control Entradas de selección lógico que se presenta en su entrada es trasladado al número de línea de
Figura 10.22. Representación genérica de un de- salida, que se ha codificado en binario mediante las entradas selectoras.
multiplexor.
Entradas de Entrada de Demultiplexor
selección datos
seleccionada
S1 S2
Q0
0 0 0 Q0
Q1
1 0 1 Q1 I
Q2
2 1 0 Q2

3 1 1 Q3 Q3

S1 S2

Figura 10.23. Demultiplexor de 4 salidas de datos y 2 de control.

Con un multiplexor es posible convertir en paralelo una información que se

Entrada Q0
recibe en serie.
Muchos circuitos integrados decodificadores pueden ser utilizados como
Q1
demultiplexores.

Q2
3. Circuitos secuenciales
Q3
En la lógica secuencial, a diferencia de la lógica combinacional, el estado de
las salidas no depende exclusivamente de las entradas, sino que también
depende de los estados anteriores de sus propias salidas.
S1 S2 Así, una primera aproximación a la lógica secuencial es el que se describe
Figura 10.24. Circuito con puertas lógicas de un a continuación.
demultiplexor de 4 salidas de datos y 2 entradas Supóngase la operación OR de dos señales de entrada (1), en el que el resultado
de control.
lógico de la salida es 1 cuando cualquiera de ellas lo es también. Si una de las
señales de entrada se sustituye por la señal de la propia salida de la función
(2), cuando la entrada tiene valor 1, la salida se pone a nivel alto y, por tanto, se
aplica un 1 lógico en el otro terminal de la puerta OR. De esta forma, la salida
se mantiene activada de forma permanente, a pesar de que la entrada que
provocó esta acción deje de estar a nivel alto en la puerta lógica. Con esto, se
consigue hacer una función de realimentación y así memorizar el estado de la
propia salida, aplicando su nivel lógico como si fuese una entrada.
Q=A+B Q=A +Q Q = (A + Q) ⋅ B
1 2 3
A A Q
0 Q Q1 Q 0
B A
0 0 B
0

Figura 10.25. Circuito con memoria.

228
 Circuitos digitales

Dicha operación no tiene demasiado sentido si no es posible desactivar el

nivel lógico de la salida de alguna manera. Para ello, simplemente se realiza
una operación AND de una entrada negada con la operación OR anterior
(3), de forma que dicha entrada se utiliza para poner a valor de 0 lógico la
salida y desactivar así la realimentación.
De esta forma, si una entrada activa la salida, se mantiene en ese estado,
aunque cese la acción sobre ella; y la otra la desactiva, manteniéndola en
ese estado, aunque su valor lógico retorne a 0.

1 2
0 1
0 Q 1 Q
A 0 0 A 1 1
0 1
B 0 1 B 0 1
0 0

3 4
1 0
1 Q 0 Q
A 0 1 A 0 0
0 0
B 0 1 B 1 0
0 1

Figura 10.26. Secuencia de funcionamiento de un circuito con realimentación.

Por tanto, en el caso de la figura, se puede decir que la entada A es la acti-

vación o SET, y la entrada B es la desactivación o RESET.
Esta forma de realizar circuitos con memoria no es muy utilizada en electró-
nica digital, pero está justificado su estudio para comprender el concepto de
realimentación. Una forma más eficiente de implementar circuitos secuen-
ciales es utilizar los denominados biestables, bien configurándolos a base
de puertas lógicas o bien en formato de circuito integrado específicamente
diseñado para tal efecto.

3.1. El biestable
Un biestable es un circuito electrónico que tiene dos posibles estados es-
tables. Se puede decir que un biestable es un circuito con memoria, que Saber más
permite almacenar un dato en binario y utilizarlo cuando sea necesario en La combinación de biestables permi-
el circuito en el que se encuentra implementado. te formar otro tipo de circuitos: son los
Los biestables también se conocen con sus denominaciones del inglés flip- contadores o registros de desplazamien-
flop o latch. to. Los contadores se estudiarán en esta
unidad.
En función de si la conmutación de sus salidas atiende o no a una señal de
reloj (clock), los biestables se pueden clasificar en:
■ Biestables asíncronos: son aquellos en los que la señal de salida cambia
cuando se producen variaciones lógicas en sus entradas.
■ Biestables síncronos: son aquellos en los que la activación de la salida
cambia no solo cuando se producen cambios lógicos en sus entradas,
sino que también depende del estado de una señal de sincronismo,
denominada de reloj o clock.

229
 Unidad 10

3.1.1. Forma de disparo de los biestables síncronos

Tren de pulsos digital La señal de reloj no es más que un tren de pulsos de onda cuadrada, que
trabaja con una frecuencia determinada. De esta señal se pueden utilizar
sus valores o estados lógicos para sincronizar los circuitos secuenciales con-
trolados con biestables. Así, el disparo con esta señal puede hacerse por
nivel o por flanco.
1
Nivel alto ■ Nivel: es el valor lógico de la señal binaria que se mantiene en el tiempo
Flanco Flanco y dura todo el semiciclo de la onda cuadrada. El nivel bajo es el 0 lógico y
ascendente descendente
0 el nivel alto es el 1 lógico.
Nivel bajo
■ Flanco: es una señal que detecta el instante en el que el valor lógico
Figura 10.27. Tren de pulsos de una señal de reloj cambia de nivel. Así, se denomina flanco positivo, o ascendente, al que
digital.
detecta el paso de nivel lógico bajo a nivel alto. Y flanco negativo, o des-
cendente, el que detecta el paso de nivel alto a nivel bajo.

Por nivel alto Por nivel bajo Por flanco positivo Por flanco negativo

Figura 10.28. Formas de representar las señales de reloj en los bloques de los biestables.

3.2. Biestable RS asíncrono

Todos los tipos de biestables se pueden analizar en su forma asíncrona y
Saber más síncrona. No obstante, aquí solamente se estudiará el biestable RS con la
En numerosas ocasiones, en los biesta- forma de disparo asíncrona, ya que es el único de este tipo que tiene un
bles, además de la salida Q, se representa interés práctico. Los restantes se estudiarán en función de su disparo me-
una salida Q negada, cuyo estado es in- diante señales de reloj, o de forma síncrona.
verso a la anterior.
El biestable RS dispone de dos entradas, denominadas set y reset, una
salida no negada denominada Q, y, en ocasiones, también una segunda
salida negada respecto a la anterior llamada Q. Así, cuando la entrada set
es activada mediante un 1 lógico, la salida cambia también a 1.
Por el contrario, cuando la acción se produce sobre la entrada reset, la
salida Q cambia al estado lógico 0. En este tipo de biestable, la detec-
ción de valor de las entradas no depende de otros tipos de señales como
puede ser una de reloj.

3.2.1. Biestable RS asíncrono con puertas NOR

Un biestable R-S puede configurarse con dos puertas NOR conectadas,
Set como se muestra en la figura.

R
Reset
R S Q Q
No desada 0 0 Valor anterior
Q

0 1 1
Figura 10.29. Cronograma biestable R-S asín-
crono. 1 0 0
1 1 No deseado
Q
Tabla de la verdad S
Figura 10.30. Biestable RS con puertas lógicas NOR y tabla de la verdad.

230
 Circuitos digitales

En este circuito, sus entradas set y reset se activan por nivel lógico alto. Así, si el
set está a 1 lógico, la salida se activa. Por el contrario, si es el reset el que lo está,
la salida se desactiva. En el caso de que ambas estén a nivel bajo, la salida se
mantiene en el estado anterior. Por otro lado, si se da el caso de que ambas entra-
das (R-S) están nivel lógico alto, nos encontramos en una situación no deseada,
la cual debe evitarse, ya que se produciría un resultado incierto sobre la salida.

3.2.2. Biestable RS asíncrono con puertas NAND

Otra forma de configurar un biestable es mediante el circuito de la figu-
ra basado en puertas lógicas NAND. En este caso, las entradas set y reset
Saber más
funcionan por nivel lógico bajo, por lo que se puede decir que tiene un El biestable RS con puertas NAND puede
funcionamiento inverso a su homólogo con puertas NOR. trabajar con entradas de nivel lógico alto
si se conecta en ellas una puerta inver-
En este caso, la situación no permitida o no deseada se produce cuando las
sora.
dos entradas se encuentran a nivel lógico bajo, es decir, a 0 lógico.

S S
R S Q
Q Q
0 0 No deseado
0 1 0
1 0 1
1 1 Valor anterior
Q Q
Tabla de la verdad R
R
Figura 10.31. Biestable RS con puertas lógicas NAND y tabla de la verdad.
Figura 10.32. Biestable S-R con entradas a nivel
Un biestable RS se representa habitualmente de forma simplificada median- lógico alto.
te un rectángulo vertical, en el que en un lateral se representan las entradas
y en el otro las salidas.

Denominación Símbolo IEC Símbolo ANSI Identificador

S Q
Biestable RS asíncrono U
R Q

Tabla 10.5. Biestable RS asíncrono.

3.2.3. Biestables RS asíncronos en formato de circuito integrado

Existen varios modelos de circuitos integrados, tanto en tecnología TTL
como en CMOS, que disponen de funciones biestables RS asíncronos. A
continuación, se muestra el pineado de los modelos 4033, basado en puer-
tas NOR, y 4044, basado en puertas NAD.

16 15 14 13 12 11 10 9 16 15 14 13 12 11 10 9
+VCC NC +VCC NC
R4 S4 S3 R3 S4 R4 R3 S3
Q4 Q3 Q4 Q3

4043 4044
Enable

Enable

Q1 Q2 Q1 Q2
R1 S1 S2 R2 S1 R1 R2 S2
GND GND
1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8
Figura 10.33. Circuitos integrados 4043 y 4044 de biestables S-R basados en puertas NOR y NAND,
respectivamente.

231
 Unidad 10

3.2.4. Biestables RS síncronos

R Los biestables síncronos, además de atender a las señales de las entradas
RS, dependen de una señal de reloj o de tren de pulsos, la cual puede rea-
Q lizar el disparo por nivel o por flanco.
La tabla de la verdad de un biestable RS síncrono es idéntica a la de un bies-
Clock
table síncrono, con la diferencia de que el resultado en la salida solamente se
ejecuta cuando es evaluado el nivel o flaco correspondiente de la señal de reloj.
Q El cronograma y tabla de la de la siguiente figura muestran el funcionamien-
S to de un biestable RS síncrono, cuyo disparo se hace por flanco negativo.

Figura 10.34. Biestable R-S síncrono de puertas Tabla de la verdad Cronograma

NOR. CLK R S Q
Clock
0 0 Valor anterior
Set
0 1 1
Reset
1 0 0

1 1 No deseado Q

Figura 10.35. Cronograma biestable RS.

Los símbolos para representar los biestables RS síncronos son los siguientes:
Saber más
En ocasiones, los biestables síncronos Denominación Símbolo (IEC-ANSI) Identificador
disponen de dos entradas auxiliares S Q S Q
que permiten actuar sobre el estado del Disparo por nivel (positivo
CLK CLK U
biestable de forma síncrona, sin atender y negativo)
R Q R Q
a señales de reloj. Estas suelen recibir
los nombres de SET-RESET o PR-CLR, y S Q S Q
Disparo por flanco (ascendente
suelen estar negadas. CLK CLK U
y descendente)
R Q R Q
PR
Tabla 10.6. Biestables RS síncronos.
S Q

CLK 3.2.5. Biestable JK

R Q Es posiblemente el biestable más utilizado, ya que corrige el problema de
los RS cuando las dos entradas se encuentran en la situación no deseada. En
CLR
este caso, la solución se consigue invirtiendo el valor de la salida respecto
Figura 10.36. Biestable síncrono con entradas al estado anterior cada vez que se realiza el disparo con la señal de reloj.
auxiliares asíncronas.
Tabla de la verdad Cronograma
CLK J K Q
CLK
0 0 Valor anterior
J
0 1 0
K
1 0 1
Cambia el Q
1 1 estado contrario
Figura 10.37. Cronograma biestable J-K.

Disponen de varias entradas:

Saber más
■ J y K, para la activación y desactivación.
En un biestable JK, la entrada J es la equi-
■ CLK, para el tren de pulsos, que puede ser por nivel o por flanco.
valente a la entrada S en los biestables
RS, y la entrada K el equivalente a la R. ■ PR y CLR, entradas auxiliares, para el control asíncrono del biestable.

232
 Circuitos digitales

El símbolo del biestable JK es el siguiente:

Denominación Símbolo (IEC-ANSI) Identificador

PR

J Q
Biestable JK (disparo por flanco CLK U
negativo) K Q

CLR

Tabla 10.7. Biestable JK.

A continuación, se muestra el pineado de dos circuitos integrados, uno de

la serie 40xx y otro de la serie 74xx, con la funcionalidad de biestables JK.
Ambos disponen de un par de JK síncronos, con entradas auxiliares para
control asíncrono.
1K 1Q 1Q GND 2K 2Q 2Q 2J +Vcc 2Q 2Q 2CLK 2CLR 2K 2J 2PR
16 15 14 13 12 11 10 9 16 15 14 13 12 11 10 9

Q Q CLR K J
J
CLR
Q J
CLR
Q
1 CLK PR

CLK
7476 CLK
4027
K Q K Q
PR PR Q
Q
CLK
CLR K J PR
2

1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8
1CLK 1PR 1CLR 1J +Vcc 2CLK 2PR 2CLR 2Q 2Q 2CLK 2CLR 2K 2J 2PR GND
Figura 10.38. Pineado de dos circuitos integrados con biestables J-K.

3.2.6. Biestable D
El biestable o flip-flop tipo D (dato) se configura a partir de un biestable
RS síncrono en el que las dos entradas se conectan a un mismo punto (D), D R Q
invirtiendo una de ellas respecto a la otra.
CLK
El biestable solamente dispone de una entrada para el dato y otra para la
señal de reloj, la cual puede funcionar por nivel o por flanco.
S Q
A continuación, se muestran la tabla de la verdad y el cronograma de un
biestable D que funciona por flanco negativo.
Figura 10.39. Circuito equivalente de un bies-
Tabla de la verdad Cronograma table D.

Q
CLK D CLK
(valor siguiente)
0 0 D

1 1 Q

Figura 10.40. Cronograma biestable D disparo por flanco negativo.

De igual forma que otros biestables síncronos, es habitual que disponga de

dos entradas para su control asíncrono, denominadas PR y CLR.
El símbolo del biestable D es el siguiente: Actividades
Denominación Símbolo (IEC-ANSI) Identificador 6. Localiza en internet la hoja de ca-
PR racterísticas del integrado 7474 y
contesta a las siguientes preguntas:
D Q
Biestable D (disparo por flanco CLK a) ¿Cuántos biestables tiene?
U
positivo) b) ¿Cuál es su pineado?
Q

CLR
c) ¿Cómo es su disparo, por nivel o
por flanco? ¿De qué tipo?
Tabla 10.8. Biestable D.

233
 Unidad 10

3.2.7. Biestable tipo T

El biestable tipo T se configura a partir de un biestable JK en el que se unen
T J Q sus dos entradas en un único terminal denominado T (toggle).

CLK En este caso, si la entrada T se mantiene a 0 lógico, no se produce cambio de

estado en la salida. Sin embargo, cada vez que T cambia a nivel lógico alto,
K Q la salida invierte su estado una vez evaluado el flanco de la señal de reloj.
Tabla de la verdad Cronograma
Figura 10.41. Circuito de un biestable T tomando
Q Q
como base un JK. CLK CLK
(previo) (valor siguiente)
0 0 0
T
0 1 1
1 0 1 Q
1 1 0
Figura 10.42. Cronograma biestable T con disparo por flanco negativo.

El símbolo del biestable T es el siguiente:

Denominación Símbolo (IEC-ANSI) Identificador

T Q
Biestable T (disparo por flanco
U
negativo)
CLK Q

Tabla 10.9. Biestable T.

3.3. Contadores
Los contadores son circuitos digitales secuenciales que se forman a partir
de biestables. Con ellos es posible contabilizar pulsos producidos en su
entrada, y sincronizados con la señal de reloj.
Un contador es un circuito con memoria que permite almacenar datos co-
dificados en binario, para posteriormente ser utilizados en otras partes del
circuito y actuar en consecuencia.

Número: 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
CLK

Q1
Q1 Q2 Q3 Q4
Q2

Q3 Entrada J Q J Q J Q J Q

CLK CLK CLK CLK

K Q K Q K Q K Q
Q4
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
Q4 Q3 Q2 Q1 1
Figura 10.43. Cronograma de un contador binario. Figura 10.44. Contador binario basado en biestables J-K.

Los contadores pueden ser ascendentes o descendientes, en función de si

el impulso en su entrada incrementa o decrementa el número codificado
en su salida.
También pueden ser síncronos o asíncronos, si la conmutación se hace en
función de una señal de reloj o no.

234
 Circuitos digitales

El número máximo que se puede contar depende de la cantidad de salidas

utilizadas para codificar el número en binario. Así, con dos salidas (2 2) se
puede contar de 0 a 3, con tres salidas (23) de 0 a 7, y así sucesivamente.

3.3.1. Contador asíncrono binario

En este tipo de contador, los pulsos se introducen manualmente mediante
una fuente externa, como puede ser algún tipo de sensor o elemento de
Seguridad
conmutación. Así, cada vez que se detecta el flanco de dicha señal, se pro- El uso de sensores externos de tipo
duce el cómputo en el circuito. electromecánico para activar los conta-
dores, como pueden ser pulsadores o
En este tipo de contadores, los biestables se conectan en cascada, uniendo
interruptores, requiere utilizar circuitos
la salida Q de un biestable con la entrada CLK del siguiente.
antirrebotes, como los estudiados en la
En la figura se muestra un contador binario de 3 bits de tipo ascendente, unidad anterior, ya que de otra manera la
configurado en base a biestables tipo T. conmutación mecánica puede producir
varios pulsos en una sola acción.

Q3 Q2 Q1

T Q T Q T Q Resultado
Entrada en binario
CLK CLK CLK

Q Q Q

1
Figura 10.45. Contador binario asíncrono ascendente (UP).

Con este contador, cada vez que se produce un flanco negativo en la entra-
da, el contador se incrementa en uno. El resultado se obtiene en binario y,
como Q1 es el bit menos significativo, es necesario ordenar las salidas para
hacer la lectura correcta.
También es posible configurar el contador para que sea de tipo descen-
dente, de forma que cada vez que es detectado el flanco de entrada, el
contador disminuya su valor.

Q3 Q2 Q1

T Q T Q T Q
Resultado
Entrada en binario
CLK CLK CLK

Q Q Q

1
Figura 10.46. Contador binario asíncrono descendente (DOWN).

En este caso, las salidas no negadas de cada biestable son cada uno de los
bits correspondientes del número a codificar, y la salida Q inversa es la que
se conecta en cascada con los demás biestables.

Actividades
7. Utilizando un software de simulación electrónica, monta el circuito del contador binario asíncrono ascendente de 3 bits, basado
en biestables T. Conecta un pulsador lógico a la entrada y comprueba su funcionamiento.
8. Basándote en el circuito de la actividad anterior, ¿qué tendrías que hacer para que el contador tenga 4 bits? ¿Qué rango de números
se podría contar? Dibuja el circuito en el simulador y comprueba su funcionamiento.

235