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Memoria RAM Estática Asincrónica de 1Kbit

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Memoria RAM Estática Asincrónica de 1Kbit

S. M. Armano‡†, G. H. Stuarts ‡†, P. Julián‡† y P. S. Mandolesi*†
‡CONICET - †Dto. Ing. Eléctrica y Computadoras, Universidad Nacional del Sur - *CIC

Resumen — En este trabajo se presenta el diseño y la

implementación de una memoria RAM estática de 1 Kbit, III. DESCRIPCIÓN
utilizando la tecnología CMOS estándar de 1.5 µm.
El diagrama en bloques de la SRAM puede observarse en la
I. INTRODUCCIÓN Fig. 1.

L a memoria RAM estática (SRAM) es una subclase de las

memorias de lectura y escritura, que almacena datos
utilizando realimentación positiva. Se utilizan generalmente en
aplicaciones que no requieren mucha capacidad de
almacenamiento, pero si una alta velocidad de operación. Esta
alta velocidad de operación se debe a que la SRAM almacena
el dato y su complemento, y de esta manera se logra reducir
sensiblemente el tiempo de lectura, que generalmente es el que
domina el tiempo total de acceso a la memoria.
En este proyecto, nuestro objetivo fue diseñar una SRAM
asincrónica de 1Kb junto con todos sus bloques constitutivos,
como los decodificadores de filas y columnas, amplificadores
de sensado, precarga, etc…2m
El hecho de que sea asincrónica permite realizar el diseño
para bajo consumo, ya que no necesita señal de reloj, la cual
generalmente consume un nivel alto de potencia al conmutar a
altas frecuencias un nodo con un valor de capacidad asociada Fig. [Link] en bloques de una memoria RAM estática.
relativamente alto.
El bloque de memoria es un arreglo de 32X32 celdas de 6
En nuestro caso una palabra de 10 bits direcciona los 1024 transistores (6T). La forma cuadrada del bloque resulta
bits de almacenamiento, y se utilizan 3 señales de entrada eficiente con respecto al área utilizada, y además permite que
adicionales para ingresar el dato y dar las órdenes de lectura y las líneas de Bit y Word tengan capacidades similares,
escritura. optimizando el tiempo de acceso.
El decodificador de filas recibe las señales
Nuestro criterio de diseño fue principalmente la A0 − A4 ; A0 − A4 , y genera las 32 señales que seleccionan
minimización del área ocupada por el circuito, con el fin de
obtener la mayor densidad de memoria posible. En segunda la fila deseada. Además, contiene los buffers necesarios para
instancia se priorizó la velocidad de respuesta, logrando que los lograr la conmutación de los 64 gates asociados a cada línea de
tiempos de trepada máximos sean del orden de los 2 nseg. Por Word.
último se buscó minimizar el consumo de potencia, El decodificador de columnas cumple la misma función que
principalmente en las partes críticas del circuito el de filas, activando la columna deseada a partir de las señales
A5 − A9 ; A5 − A9
II. TECNOLOGÍA El circuito de Precarga mantiene las líneas de Bit en 5V
El circuito integrado se implementó en un proceso n-well cuando la columna no está siendo accedida.
CMOS estándar de 1.5 µm. (λ=0.8µm), con dos capas de metal El Amplificador de Sensado (Sense Amplifier) convierte
y una de polisilicio. El tamaño de los transistores utilizados fue un pequeño cambio en las tensiones de las líneas de Bit en una
variando de acuerdo a las necesidades del circuito. conmutación completa en la salida, logrando una reducción
importante del tiempo de lectura y de la potencia consumida.
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instanciar verticalmente. El diseño final puede observarse en la

Fig. 3.
IV. DISEÑO
Diseño de la Celda:

Para el diseño de la celda utilizamos una configuración típica

6-T, que consiste en dos inversores que se realimentan
positivamente y dos transistores de acceso. En la Fig. 2 puede
observarse el diagrama esquemático de la celda.

Fig. 3 – Layout de una celda SRAM 6T

El área ocupada por una celda es de (44λ x 52λ) pero al

poder superponer las señales mencionadas, el área efectiva de
cada celda queda de (39 λ x 43 λ).

Circuito de Precarga:

El circuito de precarga se encarga de mantener las líneas de

Bit (Bit y Bit_n) en 5V cuando no están siendo accedidas. El
Fig. 2 - Diagrama esquemático de una celda 6T objetivo fundamental de esto es evitar que queden en un valor
de tensión intermedio cuando no están siendo accedidas,
Las señales Bit y Bit_n son compartidas por todas las celdas aumentando innecesariamente el consumo. El diagrama
de una misma columna, mientras que la señal de Word es esquemático y layout de este bloque puede observarse en las
compartida por las celdas de una misma fila. Fig. 4 y 5 respectivamente.
Los tamaños de los transistores de la celda se diseñaron según
los criterios de estabilidad en la escritura y en la lectura
enunciados por Vasir et al. Luego se realizaron simulaciones y
se ajustaron de manera de obtener la mejor relación entre el
área y el desempeño.

Los tamaños finales de los transistores fueron los siguientes: Fig. 4 - Diagrama esquemático del circuito de Precarga
M1: W = 10λ; L = 2 λ
M2: W = 4λ; L = 2 λ
M3: W = 10λ; L = 2 λ
M4: W = 4λ; L = 2 λ
M5: W = 6λ; L = 2 λ
M6: W = 6λ; L = 2 λ

En el diseño de la celda es donde se realizó el mayor

esfuerzo para minimizar el área ocupada, ya que esta celda se
instancia 1024 veces. Con este objetivo, se buscó que sea
simétrica y que sea posible superponer las señales de Ground
en Metal 2 al instanciar horizontalmente y VDD en Metal 1 al
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Las señales W_E y W_E_N tienen que hacer conmutar 32

inversores (64 Gates) cada una, por lo que la capacidad
asociada es relativamente alta y fue necesario agregar una etapa
de amplificación de corriente a la salida del Pad. El tiempo de
trepada obtenido fue de 2 nS, que es un valor aceptable.

Fig. 5 - Layout del circuito de Precarga

Los transistores PMOS se diseñaron de tamaño mínimo, de
manera tal que los circuitos de lectura y escritura puedan tomar
el control de las líneas de bit cuando tienen que acceder a
ellas.

Circuito de Escritura:

Para escribir un dato en una celda se realiza el siguiente

proceso: por un lado, es necesario llevar las líneas de bit al
valor correspondiente (en todos los casos esto implicará llevar
una hacia nivel bajo y la otra hacia nivel alto). A su vez, se
selecciona la línea de Word correspondiente a la celda deseada,
habilitando los transistores de paso y permitiendo el ingreso del
dato a los transistores de la celda. Es importante mencionar que
esto es posible gracias al correcto dimensionamiento de los
transistores de manera que, en este caso, el transistor de acceso
tenga mayor capacidad de corriente que el PMOS que impide el
cambio de dato en la celda. Fig. 7 - Layout del circuito de Escritura

Entonces, sólo cuando se activa la señal W_E (Write Enable) el Amplificador de Sensado:
dato ingresado en la señal DATO es almacenado en la celda.
Así, se permite que el dato cambie sin afectar los estados de la Para leer un dato en la celda seleccionada el procedimiento a
celda hasta que se decida lo contrario. El diagrama esquemático seguir es, a saber: inicialmente las líneas de bit estarán en un
de este circuito y su layout pueden observarse en las Fig. 6 y 7 nivel alto (5V) debido a que sólo están conectadas al circuito
respectivamente. de precarga. Luego se habilita la línea de Word asociada a la
fila seleccionada (se habilitan los transistores de acceso de la
celda seleccionada). Una de las líneas de bit será llevada
entonces hacia un nivel bajo, mientras que la otra permanecerá
en el nivel alto. De esta manera tendremos en las líneas de bit y
bit_n el dato correspondiente a la celda. Para que esto ocurra,
como en el caso de la escritura, será necesario que el transistor
NMOS de la celda que debe fijar el nivel bajo tenga más
capacidad de corriente que el de acceso para que pueda
efectivamente llevar la línea de Bit hacia el nivel deseado.
Entonces, para que la escritura se realice correctamente, el
transistor de acceso deberá superar en corriente (y por lo tanto
en tamaño) al PMOS de la celda, y a su vez, para que la lectura
del dato se realice correctamente, deberá tener menor
capacidad de corriente (y por lo tanto menor tamaño) que el
NMOS de la celda.
Como la minimización del tamaño es fundamental, tenemos el
Fig. 6 - Diagrama esquemático del circuito de Escritura problema de que, para tamaños mínimos de los transistores, los
tiempos de acceso son inaceptables. Por este motivo, es
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necesario adicionar al circuito de lectura un Amplificador de

Sensado, que se encargará de modificar el valor de salida ante
una pequeña variación (de unos cien milivoltios) en las líneas
de Bit.

Luego de probar distintos esquemas típicos de

Amplificadores de Sensado, se decidió utilizar el circuito de la
Fig. 8, con el cual se obtuvo la mejor performance en las
simulaciones. El circuito no tiene camino a Ground mientras la
señal READ esté en cero, y por lo tanto no consume potencia.
Sólo frente a un cambio en dicha señal se activa el amplificador
y se obtiene en la salida el dato almacenado en la celda
seleccionada. El layout de este circuito puede observarse en la
Fig. 9.

Fig. [Link] del Amplificador de Sensado

Decodificador de Filas:

Fig. 8 - Diagrama esquemático del Amplificador de Sensado Como la cantidad de filas que son necesarias manejar para
seleccionar cada celda (32 en este caso) hace inaceptable
colocar un pin externo del chip para cada una, es necesario
realizar una sencilla codificación de las mismas de manera de
poder seleccionarlas con un número significativamente menor
de pines. El circuito cuenta entonces con el correspondiente
decodificador que permite realizar la selección de cada una de
las 32 palabras de Word con 5 bits o pines de chip.
El decodificador de filas recibe los bits
A0 − A4 y A0 − A4 , y activa la señal WORD de la fila
seleccionada. La selección de la celda correspondiente a esta
fila se realizará luego eligiendo la columna correspondiente,
esto hace que el Decodificador de Filas deba contener un buffer
de salida para poder manejar la alta capacidad asociada a los 64
Gates que están conectados a cada línea. El diagrama
esquemático de este circuito se puede observar en la Fig. 10.
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Fig. [Link] esquemático del Decodificador de Filas.

Decodificador de Columnas:

Al igual que el decodificador de filas, el decodificador de

columnas recibe los bits de direccionamiento
A5 − A9 y A5 − A9 , y conecta las líneas de Bit de la columna
seleccionada con los circuitos de WRITE y SENSE Fig. 12. Layout de la memoria SRAM completa.
AMPLIFIER. Además contiene un buffer de salida para poder
manejar la alta capacidad asociada a los 32 Gates que están V. SIMULACION
conectados a cada línea. El diagrama esquemático de este En las siguientes simulaciones se pueden observar un ciclo
circuito se puede observar en la Fig. 11. completo de acceso a la memoria RAM.
En la Fig.13 se simuló un ciclo de escritura donde puede
apreciarse como son afectadas las señales de Bit y Bit_n dentro
de la celda cuando llega una orden de escritura (W_E).

Fig. [Link] esquemático del Decodificador de Columnas.

Fig. 13. Ciclo de Escritura.

La implementación final de la memoria RAM, con sus

En la Fig.14 se simuló un ciclo de lectura y podemos ver
bloques conectados y los PADs de entrada se puede apreciar en
como la señal de Salida responde cuando llega una orden de
la Fig.12.
lectura (read), de acuerdo al valor lógico que haya en las
líneas de Bit de la celda que está leyendo.
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Fig. 14. Ciclo de Lectura.

De acuerdo a los resultados de las simulaciones, los

tiempos de respuesta para los ciclos de lectura y escritura
son de 1.5 nS y 7.5 nS respectivamente.

REFERENCIAS

N. Mohan, S. Sambandan, “Design of 4Kb Asynchronous

SRAM in 0.18 μm CMOS Technology,” Course E&CE 637
Design of VLSI MOS Integrated Circuits, Waterloo, Canada,
(2003)

Vasir, P. Balaggan, S. Kaur and C. Shen, SRAM IP for

DSP/ScO Projects, San Jose University (2004)

Sung-Mo Kang and Yusuf Leblebici, “CMOS Digital

Integrated Circuits: Analysis and Design”, Third Edition,
McGraw Hill, New York, (2003)

Samsung Electronics, “M684000B Family CMOS SRAM

datasheet 3.0, (1998)

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