UNIVERSIDAD DE EL SALVADOR
FACULTAD DE INGENIERIA Y ARQUITECTURA
ESCUELA DE INGENIERIA ELECTRICA
SISTEMAS DIGITALES i SDI-115
CATEDRATICO:
ING. SALVADOR GERMAN
INSTRUCTORES:
BR. GUSTAVO ISAÍAS BARAHONA CERNA
BR. EDUARDO JOSÉ NOSTHAS DÍAZ
TAREA 2 “SIMULACIÓN DE CIRCUITOS MSI EN TINA CODIFICADO EN VHDL.”
GRUPO TEORICO 01
GRUPO DE DISCUSION 03
ALUMNO
CARRERA ING ELECTRICA.
MIERCOLES 26 DE MAYO DE 2021
1
OBJETIVOS.
Objetivo General.
Identificar las diferencias y similitudes entre los decodificadores y los multiplexores dentro de
un circuito y las ventajas y desventajas que estos tengan entre si.
Objetivos Especificos.
Observar el funcionamiento del sumador y como esta compuesto internamente.
Conocer el circuito sumador – restador para poder describir su funcionamiento dentro de los
circuitos.
Familirizarse con el programa TINA y las funciones de esta al usar los códigos generados en
Quartus II.
2
INTRODUCCION
El presene trabajo se aborda el tema de decoders, mux, sumadores que son circuitos compustos
por compuertas and, or , nand, nor, exor, exnor y not que tienen su forma de arreglos para
realizar diferentes funciones ya sea el de la selección de datos, conversión de códigos, que es la
forma en como se comunican los diferentes dispositivos digitales que es por la presencia o
ausencia de voltaje.
El programa TINA es una herramienta que se añade al desarrollo de circuitos junto con el
programa Quartus que ambos se relacionan pues un codigo en VHDL es leído por TINA para ser
simulado de forma mas visual por medio de circuitos.
El presente trabajo consta de las asignaciones que son problemas dados en la guía de trabajo y
que se resuelven mostrando el método para la solución así también la simulación y código en
VHDL, luego están las preguntas de investigación que son teóricas acerca de diferentes temas
que buscan ampliar mas temas que no pudieron ser tan claros durante el desarrollo de las
asignaciones, después están las conclusiones que es lo que se logró alcanzar tras realizar la guía
de trabajo y por último la bibliografía que son los libros y sitios de internet consultados.
3
ASIGNACIONES:
1. Codificar en VHDL y simular en TINA los siguientes circuitos (ENABLE no necesario).
• Decoder de 4 a 16.
• Multiplexor con 1 variable de selección, 2 entradas de 4 bits y 1 salida de 4 bits.
• Multiplexor con 3 variables de selección, 8 entradas de 1 bit y 1 salida de 1 bit.
• Full adder.
• Decoder de 4 a 16.
Para el decoder 4 a 16 se tendrán 4 entradas que seleccionaran 1 de las 16 salidas por lo que si se
ingresa el binario natural 0011 se escogerá la salida S3, si se ingresa el binario 0101 se seleccionara S5.
Por lo que la tabla de la verdad queda así
A3 A2 A1 A0 O
0 0 0 0 S0
0 0 0 1 S1 Para el codigo se utilizaran sentencias when – else, que
0 0 1 0 mostrara un 1 si la entrada es seleccionada y mostrara un 0
S2
para las entradas restantes y que no fueron seleccionadas.
0 0 1 1 S3
0 1 0 0 S4
0 1 0 1 S5
0 1 1 0 S6
0 1 1 1 S7
1 0 0 0 S8
1 0 0 1 S9
1 0 1 0 S10
1 0 1 1 S11
1 1 0 0 S12
1 1 0 1 S13
1 1 1 0 S14
1 1 1 1 S15
Codigo en VHDL
ENTITY DECODER4A16 IS
PORT (
A3,A2,A1,A0 : IN BIT; --VARIABLES DE ENTRADA
S0,S1,S2,S3,S4,S5,S6,S7,S8 : OUT BIT; --VARIABLES DE SALIDA
S9,S10,S11,S12,S13,S14,S15 : OUT BIT); --VARIABLES DE SALIDA
END DECODER4A16;
--------------------------
ARCHITECTURE RTL OF DECODER4A16 IS
BEGIN -- 8 4 2 1
S0 <= '1'WHEN(A3='0' AND A2='0' AND A1='0' AND A0='0') ELSE '0';
S1 <= '1'WHEN(A3='0' AND A2='0' AND A1='0' AND A0='1') ELSE '0';
S2 <= '1'WHEN(A3='0' AND A2='0' AND A1='1' AND A0='0') ELSE '0';
S3 <= '1'WHEN(A3='0' AND A2='0' AND A1='1' AND A0='1') ELSE '0';
S4 <= '1'WHEN(A3='0' AND A2='1' AND A1='0' AND A0='0') ELSE '0';
4
S5 <= '1'WHEN(A3='0' AND A2='1' AND A1='0' AND A0='1') ELSE '0';
S6 <= '1'WHEN(A3='0' AND A2='1' AND A1='1' AND A0='0') ELSE '0';
S7 <= '1'WHEN(A3='0' AND A2='1' AND A1='1' AND A0='1') ELSE '0';
S8 <= '1'WHEN(A3='1' AND A2='0' AND A1='0' AND A0='0') ELSE '0';
S9 <= '1'WHEN(A3='1' AND A2='0' AND A1='0' AND A0='1') ELSE '0';
S10<= '1'WHEN(A3='1' AND A2='0' AND A1='1' AND A0='0') ELSE '0';
S11<= '1'WHEN(A3='1' AND A2='0' AND A1='1' AND A0='1') ELSE '0';
S12<= '1'WHEN(A3='1' AND A2='1' AND A1='0' AND A0='0') ELSE '0';
S13<= '1'WHEN(A3='1' AND A2='1' AND A1='0' AND A0='1') ELSE '0';
S14<= '1'WHEN(A3='1' AND A2='1' AND A1='1' AND A0='0') ELSE '0';
S15<= '1'WHEN(A3='1' AND A2='1' AND A1='1' AND A0='1') ELSE '0';
END RTL;
Codigo en Quartus II.
Simulacion en TINA
En la entrada 1010 que
es 10 binario mostrara
en la salida 10 un 1.
5
En la entrada 0110 que
es 6 binario mostrara
en la salida 6 un 1.
6
• Multiplexor con 3 variables de selección, 8 entradas de 1 bit y 1 salida de 1 bit.
Las variables de selección seleccionaran la entrada que se mostrara en la salida por lo que si la entrada
es un 4 en binario natural a la salida estará lo que se encuentra en la entrada A4, si la selección es 1 en
binario natural se mostrara el valor en la entrada A1 quedando la tabla de la verdad
S2 S1 S0 Out
0 0 0 A0 Para el código se utilizarán las sentencias when – else, que
0 0 1 A1 mostrara el valor en la entrada cuando la entrada binaria es
seleccionada.
0 1 0 A2
0 1 1 A3
1 0 0 A4
1 0 1 A5
1 1 0 A6
1 1 1 A7
Codigo en VHDL
ENTITY MUX8A1 IS
PORT (
S2,S1,S0, A0,A1,A2,A3,A4,A5,A6,A7 : IN BIT; --VARIABLES DE ENTRADA
O : OUT BIT); --VARIABLES DE SALIDA
END MUX8A1;
--------------------------
ARCHITECTURE RTL OF MUX8A1 IS
BEGIN
O <= A0 WHEN(S0='0' AND S1='0' AND S2='0') ELSE
A1 WHEN(S0='0' AND S1='0' AND S2='1') ELSE
A2 WHEN(S0='0' AND S1='1' AND S2='0') ELSE
A3 WHEN(S0='0' AND S1='1' AND S2='1') ELSE
A4 WHEN(S0='1' AND S1='0' AND S2='0') ELSE
A5 WHEN(S0='1' AND S1='0' AND S2='1') ELSE
A6 WHEN(S0='1' AND S1='1' AND S2='0') ELSE
A7;
END RTL;
Codigo en Quartus II
7
Simulación en TINA
En la entrada 110
Por lo que se seleccionó A6
que esta encendido.
En la entrada 100
Por lo que se seleccionó A4
que esta apagado.
8
• Multiplexor con 1 variable de selección, 2 entradas de 4 bits y 1 salida de 4 bits.
Para el multiplexor de 1 variable será 0 y 1 con 0 mostrara A y con S=1 mostrara B
S A3 A2 A1 A0 B3 B2 B1 B0 Donde un S=0 toma a la entrada A
0 1 1 1 1 0 0 0 0 Y un S=1 toma a la entrada B.
1 0 0 0 0 1 1 1 1
Para el codigo se usaran las declaraciones when – else con S=0 tomara los dígitos A3,A2,A1,A0 y sino es
0 tomara los dígitos de la entrada B.
El codigo en VHDL
ENTITY MUX_2A1_4bit_2E1S IS
PORT (
S, A3, A2, A1, A0,B3,B2,B1,B0 : IN BIT; --VARIABLES DE ENTRADA
I3, I2, I1, I0 : OUT BIT); --VARIABLES DE SALIDA
END MUX_2A1_4bit_2E1S;
--------------------------
ARCHITECTURE RTL OF MUX_2A1_4bit_2E1S IS
BEGIN
I3 <= A3 WHEN(S='0') ELSE B3 ;
I2 <= A2 WHEN(S='0') ELSE B2 ;
I1 <= A1 WHEN(S='0') ELSE B1 ;
I0 <= A0 WHEN(S='0') ELSE B0 ;
END RTL;
El codigo en Quartus II
9
Simulacion en TINA
Entradas
A= 1101
B= 1010
Selección
S=0
Salida = 1101
Entradas
A= 1101
B= 1010
Selección
S= 1
Salida = 1010
10
• Full adder
Para el full adder se utilizo la tabla de la verdad para un sumador total
A B Cin Cout S
0 0 0 0 0 Que genera las ecuaciones para un sumador
0 0 1 0 1
𝐶𝑜𝑢𝑡 = 𝐴𝐵 + (𝐴⨁𝐵)𝐶𝑖𝑛
0 1 0 0 1
0 1 1 1 0
𝑆 = (𝐴⨁𝐵)⨁𝐶𝑖𝑛
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Debido a que el codigo en Quartus II la compuerta en EXOR es XOR lo compila de manera de manera
correcta en TINA genera error, por lo que se usara la foma completa A EXOR B = AB’ + A’B. Y se usara
una variable intermedia SIGNAL que es A EXOR B.
El codigo en VHDL
ENTITY FULL_ADDER IS
PORT (
Cin,A,B : IN BIT; --VARIABLES DE ENTRADA
Cout,O : OUT BIT); --VARIABLES DE SALIDA
END FULL_ADDER;
--------------------------
ARCHITECTURE RTL OF FULL_ADDER IS
SIGNAL EXOR :BIT;
BEGIN
EXOR <= (A AND NOT B) OR (NOT A AND B); -- A EXOR B
O <= (NOT EXOR AND Cin) OR ( EXOR AND NOT Cin); -- A EXOR B EXOR CIN
Cout <= (A AND B) OR ( EXOR AND Cin); -- AB + (A EXOR B)CIN
END RTL;
Código en Quartus II
11
Simulacion en TINA
A B Cin Cout S
1 0 0 = 0 1
12
2. Simular un convertidor de código 7421 a 7 segmentos usando TINA como simulador El convertidor
de código será implementado en VHDL, y se creará el componente con TINA. En TINA el display de 7
segmentos es ánodo común es decir un 0 enciende el segmento.
Para la solución se le asigna a cada led una función de la siguiente manera
Y de acuerdo al código 7421
A B C D
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 1 0 0 0
8 1 0 0 1
9 1 0 1 0
Para la salida 0 la entrada 7421 seria 0000
O6=1, y las demás serian 0 para la salida 0
Para la salida 1 la entrada 7421 seria 0001
O0=O3=O4=O5-O6=1 y la O1=O2=0 para una salida 1
Para la salida 7 la entrada 7421 seria 1000
O3=O4=O5=O6= 1 y la O0=O1=O2= 0
13
Siguiendo los mismos pasos quedando la tabla de la verdad
7 4 2 1
A B C D O0 O1 O2 O3 O4 O5 O6
0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 1 0 0 1 1 1 1
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
4 0 1 0 0 1 0 0 1 1 0 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 0 1 0 0 1 0 0
7 0 1 1 1 d d d d d d d
8 1 0 0 0 0 0 0 1 1 1 1
9 1 0 0 1 0 0 0 0 0 0 0
10 1 0 1 0 0 0 0 0 1 0 0
11 1 0 1 1 d d d d d d d
12 1 1 0 0 d d d d d d d
13 1 1 0 1 d d d d d d d
14 1 1 1 0 d d d d d d d
15 1 1 1 1 d d d d d d D
Resolviendo los mapas K
S0 S1 S2
S0 = BC’D’ + A’B’C’D S1 = BD + BC S2 = A’B’CD’
S3 S4 S5
S3 = A’B’C’D + BC’D’ + A C’D’ S4 = AD’ + BC’ + A’D S5 = AC’D’ + A’B’D + A’B’C
14
S6
S6 = A’B’C’ + B’C’D’
Luego se creó el código VHDL
ENTITY CONV_7421 IS
PORT (
A, B, C, D : IN BIT; --VARIABLES DE ENTRADA 7421
O0,O1,O2,O3,O4,O5,O6 : OUT BIT); --VARIABLES DE SALIDA AL DISPLAY
END CONV_7421;
--------------------------
ARCHITECTURE RTL OF CONV_7421 IS
BEGIN
O0 <= (B AND NOT C AND NOT D) OR (NOT A AND NOT B AND NOT C AND D);
O1 <= (B AND D) OR (B AND C);
O2 <= NOT A AND NOT B AND C AND NOT D;
O3 <= (NOT A AND NOT B AND NOT C AND D) OR (B AND NOT C AND NOT D) OR (A AND NOT C AND NOT D);
O4 <= (A AND NOT D) OR (B AND NOT C) OR (NOT A AND D);
O5 <= (A AND NOT C AND NOT D) OR (NOT A AND NOT B AND D) OR (NOT A AND NOT B AND C);
O6 <= (NOT A AND NOT B AND NOT C) OR (NOT B AND NOT C AND NOT D);
END RTL;
Código en Quartus II.
15
SIMULACION EN TINA
7421 = 0101 7421 = 1010
1001 0010
16
3. Desarrollar y simular un sumador- restador (ambas operaciones) de dos números de 4 bits
utilizando TINA como simulador. El circuito se muestra en la siguiente figura:
Para la implementación de este circuito se podrán utilizar diferentes métodos los cuales quedarán a
elección del estudiante (escoger solo uno):
• Utilizar un Sumador de 4 bits y un Mux de 1 variable de selección, 2 variables de entrada de 4
bits/cu y 1 salidas de 4 bits.
Primero si el funcionamiento del MUX que tendrá 2 entradas de 4 bits en una entrada entraran los
valores sin negar y en la segunda se entraran los valores negados y la variable de selección con 0 sumara
y con 1 restara y además ese 1 sera el acarreo para el complemento a 2 de B por lo que se sumara a los
valores negados, por lo que S decidirá si se usa la entrada normal o si la otra entrada que contiene los
valores sin negar, por lo que la funcion when – else será la indicada para asignar si es S la variable de
selección tomara el digito A y sino es así tomara el digito B.
S A3 A2 A1 A0 B3 B2 B1 B0 Donde un S=0 toma a la entrada A
0 1 1 1 1 0 0 0 0 Y un S=1 toma a la entrada B.
1 0 0 0 0 1 1 1 1
Para el sumador será uno de 2 entradas de 4 bits por lo que de la teoría se sabe que un sumador es
aquel que lo conforman 4 sumadores totales en paralelo, por lo que la tabla de la verdad es
A B Cin Cout S
0 0 0 0 0 Que genera las ecuaciones para un sumador
0 0 1 0 1
𝐶𝑜𝑢𝑡 = 𝐴𝐵 + (𝐴⨁𝐵)𝐶𝑖𝑛
0 1 0 0 1
0 1 1 1 0
𝑆 = (𝐴⨁𝐵)⨁𝐶𝑖𝑛
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
17
Esto es para el caso de un sumador pero al haber cuatro el Cout del anterior será el Cin del siguiente por
lo que para el código se usaran las funciones SIGNAL que son conectores de funciones intermedias ya
que no son variables de entrada ni salida solo son funciones intermedias, y así las variables signal unirán
a los 4 sumadores totales siendo el Cout de uno para el siguiente será su Cin. Ademas para el código no
se usara la compuerta EXOR ya que genera error en TINA aunque se pueda compilar de forma exitosa en
Quartus II.
Codigo para el multiplexor
ENTITY MUX_2A1_4bit_2E1S IS
PORT (
S, A3, A2, A1, A0,B3,B2,B1,B0 : IN BIT; --VARIABLES DE ENTRADA
I3, I2, I1, I0 : OUT BIT); VARIABLES DE SALIDA
END MUX_2A1_4bit_2E1S;
--------------------------
ARCHITECTURE RTL OF MUX_2A1_4bit_2E1S IS
BEGIN
I3 <= A3 WHEN(S='0') ELSE B3 ;
I2 <= A2 WHEN(S='0') ELSE B2 ;
I1 <= A1 WHEN(S='0') ELSE B1 ;
I0 <= A0 WHEN(S='0') ELSE B0 ;
END RTL;
Código en Quartus II
18
Código VHDL para el ADDER
ENTITY ADDER IS
PORT (
Cin,A0,A1,A2,A3,B0,B1,B2,B3 : IN BIT; --VARIABLES DE ENTRADA
O0,O1,O2,O3,C : OUT BIT); --VARIABLES DE SALIDA
END ADDER;
--------------------------
ARCHITECTURE RTL OF ADDER IS
SIGNAL XOR0,XOR1,XOR2,XOR3,C1,C2,C3 :BIT; --VARIABLE SIGNAL
BEGIN
XOR0 <= (A0 AND NOT B0) OR (NOT A0 AND B0); -- A EXOR B
O0 <= (NOT XOR0 AND Cin) OR (XOR0 AND NOT Cin); -- A EXOR B EXOR CIN
C1 <= (A0 AND B0) OR (XOR0 AND Cin); -- AB + (A EXOR B)CIN
XOR1 <= (A1 AND NOT B1) OR (NOT A1 AND B1); -- A EXOR B
O1 <= (NOT XOR1 AND C1) OR (XOR1 AND NOT C1); -- A EXOR B EXOR CIN
C2 <= (A1 AND B1) OR (XOR1 AND C1); -- AB + (A EXOR B)CIN
XOR2 <= (A2 AND NOT B2) OR (NOT A2 AND B2); -- A EXOR B
O2 <= (NOT XOR2 AND C2) OR (XOR2 AND NOT C2); -- A EXOR B EXOR CIN
C3 <= (A2 AND B2) OR (XOR2 AND C2); -- AB + (A EXOR B)CIN
XOR3 <= (A3 AND NOT B3) OR (NOT A3 AND B3); -- A EXOR B
O3 <= (NOT XOR3 AND C3) OR (XOR3 AND NOT C3); -- A EXOR B EXOR CIN
C <= (A3 AND B3) OR (XOR3 AND C3); -- AB + (A EXOR B)CIN
END RTL;
código en Quartus II.
19
TINA SUMA A + B = 1101 + 1011 = 11000
Que es igual a 13+11 = 24 en decimal
20
TINA RESTA A - B
A= 1101 Y B = 1011
C’2(B) = 0100 + 1 = 0101
1101 +
0101 =
10010
Que es 13 – 11 = 2
Donde el 1 es el acarreo y no se toma por lo que 0010 = 2 decimal.
21
Preguntas de Investigación:
1. Investigar y enlistar las aplicaciones de los circuitos MSI: multiplexor y decodificador.
MULTIPLEXORES.
Los multiplexores se pueden aprovechar como una forma conveniente de implantar funciones de
conmutación.
Display multiplexor de 7 segmentos.
Se visualizan en el display de 7 segmentos números dígitos mediante el uso de decodificadores de BCD a
7 segmentos. La idea fundamental consiste en utilizar el codigo de selección para generar los
minterminos de la funcion, y las líneas de datos Di, para activar los minterminos presentes en un caso
especifico. Este método básico de multiplexación puede ampliarse para visualizarse con cualquier
cantidad de dígitos.
Generador de funciones lógicas.
Una aplicación muy útil de los multiplexores/selectores de datos consiste en la generación de funciones
lógicas combinacionales en forma de suma de productos. Cuando se emplea de esta manera, este
dispositivo puede reemplazar puertas lógicas discretas, puede reducir significativamente el número de
circuitos integrados y permite que los cambios en el diseño sean mucho más sencillos
22
DECODIFICADORES
La selección de entradas y salidas en las computadoras.
Las computadoras se tienen que comunicar con una gran variedad de dispositivos externos,
denominados periféricos, enviando y/o recibiendo datos a través de lo que se conoce como puertos de
entrada/salida (E/S). Estos dispositivos externos incluyen impresoras, modems, escáneres, unidades de
disco externas, teclados, monitores y otras computadoras.
Se emplea un decodificador para seleccionar el puerto de E/S determinado por la computadora, de
forma que los datos puedan ser enviados o recibidos desde algún dispositivo externo concreto.
Cada puerto de E/S tiene un número, denominado dirección, que lo identifica unívocamente. Cuando la
computadora desea comunicarse con algún dispositivo en particular, envía el código de dirección
apropiado del puerto de E/S al que está conectado el dispositivo en cuestión. Esta dirección binaria del
puerto se decodifica, activándose la salida del decodificador apropiada que habilita el correspondiente
puerto de E/S.
Los datos binarios se transfieren dentro de la computadora a través de un bus de datos, que consiste en
un conjunto de líneas paralelas. Por ejemplo, un bus de 8 bits consta de ocho líneas paralelas que
pueden transmitir un byte de datos de una sola vez. El bus de datos está conectado a todos los puertos
de E/S, pero los datos que son recibidos o transmitidos sólo pasarán a través del puerto que se
encuentre activado por el decodificador de direcciones de puertos.
Generación de minterminos.
Los decodificadores n a 2^n tienen sus aplicaciones en la síntesis de las redes digitales de conmutación,
actuando como generadores de mintermiinos, pues las salidas representan todos los minterminos
posibles de las n variables de entrada.
Como decodificadores de BCD a decimal.
Con frecuencia, los circuitos lógicos combinatorios se utilizan para convertir datos codificados en un
esquema a otro formato. Se usan convertidores de codigo para convertir BCD a decimal, exceso 3 a
decimal, binario a exceso 3, etc.
Como decodificadores de display.
Otra aplicación común de la decodificación es la conversión de datos decodificados a un formato
adecuado para el control de iun display numerico. Por ejemplo, los relojes digitales y otros equipos
eléctricos exhibien con frecuencia dígitos decimales codificados en BCD en display de siete segmentos.
Los displayer LED de siete segmentos tienen siete diodos emisores de luz (LED). Ciertas combinaciones
de los LED se iluminan para crear dígitos numéricos y otros símbolos. Los segmentos de iluminan para
mostrar los dígitos decimales o letras.
23
CONCLUSIONES
Se concluyo que los decodificadores y los multiplexores pueden cumplir la misma funcion
dentro de un circuito la utilización de uno o de otro dependerá de lo que se este pidiendo para
la resolución del problema, la accesibilidad que se tengan a estos, y los costos que pueda llevar
a utilizar uno u otro.
Se observo que un sumador esta compuesto por 4 sumadores totales en paralelo y que para la
interconexión de los datos de acarreo es necesario una variable signal que no estará
especificada como variable de entrada ni de salida, sino que solo funciona como conexión entre
estos.
La forma de conectar el sumador – restador es la forma mas adecuada para realizar el acarreo
ya que configurar de otra forma la variable de selección no generaría los resultados esperados.
Se observo que el programa TINA no puede correr un codigo .vhd que tenga la palabra
reservada XOR que es la compuerta lógica EXOR aunque en el programa Quartus II si se haya
logrado compilar por lo que se opto en usar la forma EXOR donde se muestran las variables
negadas y no negadas.
24
BIBLIOGRAFIA
Guias de trabajo
Tarea 2: “Simulación de circuitos MSI en TINA codificado en VHDL.” Facultad de ingeniería y arquitectura
Escuela de ingeniería eléctrica Sistemas digitales 1.
Fuentes de libros
Fundamentos se sistemas digitales, Thomas L. Floid, 9ª edición capitulo 6.
Analisis y diseño de circuitos lógicos digitales, Victor P. Nelson, 1ª edición capitulo 4.
RTL Hardware design using VHDL, Pong P. Chu, Cleveland state University chapter 2, 3, 4.
Digital Desing using digilent FPGA Boards, Richard E. Haskell, oukland university, second printing 2010,
chapter 5.
Sitios de internet
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https://academic.csuohio.edu/chu_p/rtl/sopc_vlog.html
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25
