1.

OBJETIVO:

Familiarizar al estudiante con la utilización y funcionamiento de circuitos lógicos

combinacionales que realizan operaciones aritméticas.

2. TRABAJO PREPARATORIO

Fundamento Teórico:
Los circuitos MSI (Medium Scale Integration) son un concepto utilizado para definir un
subsistema o un sistema funcional completo, implementado en un mismo microcircuito. Se
considera que este tipo de integración contiene de 12 a 100 compuertas o el equivalente a un
circuito de igual complejidad. Comprende entre otros: decodificadores, multiplexers,
contadores, comparadores de magnitud, sumadores, registros de desplazamiento, etc.

Generalmente el diseño debe ajustarse a los circuitos MSI existentes. Dentro de los circuitos
MSI combinacionales comerciales más comúnmente fabricados renemos: El sumador
aritmético binario, Multiplexer digital, Demultiplexer/Decoder, Decodificador BCD – a – 7
segmentos y los comparadores de magnitud.

Los circuitos integrados aritméticos realizan operaciones matemáticas simples como suma y
resta. El sumador completo es un ejemplo de estos chips.

Sumador completo:

Es un circuito que realiza la suma aritmética de 3 bits de entrada. Este circuito tiene tres
entradas y dos salidas. Dos de variables de entrada A y B representan dos bits significativos
para sumar. La tercera entrada Ci, representa el acarreo de la operación de la suma de la
posición menos significativa anterior. Se necesitan dos salidas porque la suma aritmética de
tres dígitos binarios está entre cero y tres, lo cual requiere 2 bits. Las dos salidas se
denominan S (por suma) y C (por carry, acarreo).

El diseño de un circuito sumador binario con el menor número de compuertas NAND se

encuentra en el trabajo preparatorio correspondiente a esta práctica

Existen en el mercado integrados que son sumadores completos (CI-7483) que aceptan los
dos números a sumar de hasta cuatro bits cada uno, tiene el bit de acarreo, y el resultado
está entre los cuatro pines de salida y también tiene el carry de salida.

Para la suma de un número alto de bits se genera un retraso en la propagación del acarreo
que en muchos casos puede ser considerable, para reducir este retraso se han diseñado
ciertos esquemas que se denominan Carry Look Ahead, los cuales utilizan compuertas
lógicas para observar los bits de orden inferior del consumando y sumando para ver si se va
a generar un acarreo de orden superior o significante.
Este sumador se caracteriza por el tiempo en el que atraviesa el carry que genera cada bit, el
cual es de 10 ns. Está provisto de un sistema de asignación con anticipación lo cual
disminuye el costo de la Implementación de un carry adicional.

Carry Loock Ahead significa generador de acarreo anticipado y se utiliza para reducir el
tiempo de propagación del acarreo en un sumador paralelo.

Otro de los circuitos integrados utilizado para la suma es el CI–74181, el cual tiene 32
operaciones lógicas y binarias.
2.1 Consultar las características, tabla de función y distribución de pines de los circuitos
integrados: 7483, 74183, 74283.

SN54/74LS83A
 MC54/74F283

NTE74H183

0
11 V c c1 2 14
Input 1A a1 b1 Vcc
2 13
N.C 1
a1 b1
2
Input 2A

Input 1B 31 a1 b1
2 12 Input 2B

4 11 Input 2 Cn
Input 1 Cn
5 10
Output 1 Cn + 1 Output 2Cn +1

6 9 N.C
Output 1 E
7 8
GND Output 2 E
2.2 Consultar las características, tabla de función y distribución de pines de los circuitos
integrados: 74181, 74381

SN54/74LS181

Descripción de la Unidad Aritmético - Lógica 74LS181.

Entradas:
A3, A2, A1 y A0. Entradas correspondientes a los cuatro bits del operando A.
B3, B2, B1 y B0. Entradas correspondientes a los cuatro bits del operando B.
Cn. Entrada de Acarreo del bit anterior.
S3, S2, S1 y S0. Entradas que permiten escoger una de las 16 posibles operaciones
aritméticas o lógicas.
M. Esta entrada decide el tipo de operación que será realizada. Con M = 0
se realizan operaciones aritméticas mientras que con M = 1 se realizan operaciones lógicas.
 Salidas:
F3, F2, F1 y F0. Salidas correspondientes al resultado de la operación.
Cn+4. Salida de Acarreo hacia el siguiente bit. Esta salida permite encadenar
varios 74LS181 para formar una Unidad Aritmético - Lógica de más de 4 bits.
A = B. Salida resultado de la comparación entre ambos operandos.
P, G. Estas dos salidas se utilizan cuando se adopta un esquema de Acarreo
Anticipado (Carry Look -Ahead).
La muestra el diagrama de patillas del CI 74LS181. A continuación haremos una breve
descripción de las funciones de cada patilla.

Resumen de las Funciones Aritméticas y Lógicas de la 74LS181.

S3 S2 S1 S0 Lógicas (M = 1) Aritméticas (M=0, Cn=1)

0 0 0 0 not A A
0 0 0 1 A nor B A or B
0 0 1 0 (not A) and B A or (not B)
0 0 1 1 0 -1
0 1 0 0 A nand B A + (A and (not B))
0 1 0 1 not B A or B + A and (not B)
0 1 1 0 A xor B A-B-1
0 1 1 1 A and (not B) (A and B) - 1
1 0 0 0 (not A) or B A + (A and B)
1 0 0 1 A xnor B A+B
1 0 1 0 B (A or not B) + (A and B)
1 0 1 1 A and B (A and B) - 1
1 1 0 0 1 A+A
1 1 0 1 A or (not B) (A or B) + A
1 1 1 0 A or B (A or (not B)) + A
1 1 1 1 A A-1
La tabla anterior resume las diversas Operaciones Aritméticas y Lógicas que realiza el CI
74LS181, en dependencia de la combinación presente en las entradas S3 a S0. Las funciones
lógicas se han indicado con las palabras not, or, nor, and, nand, xor y xnor, mientras que los
signos + y - se utilizan para indicar operaciones aritméticas.
Dos detalles a tener en cuenta: El primero, que las operaciones lógicas se realizan bit a bit y el
segundo que las operaciones aritméticas que indica la tabla, se realizan cuando Cn vale 1.
Como puede observarse hay una gran variedad de funciones y resulta imposible ejercitarlas
todas.

MC54/74F381
2.3

Construya un sumador de cuatro bits utilizando un semisumador y tres sumadores

completos en base a compuertas OR-Exclusiva, AND y OR
 0V
A0
0V
B0

Co

Cin

0V
A1
0V
B1
Co

Cin

0V
A2
0V
B2
Co

Cin

0V
A3
0V
Co
B3

MSD LSD

2.4 Diseñe un sumador binario completo utilizando compuertas lógicas (A-O-N)

Tabal de verdad del sumador completo

Entrada Salida
A B Cin ∑ Co
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Salida
A + B + Cin Suma
Arraste

Suma:
 A\ B Cin 00 01 11 10
0 1 1
1 1 1

Suma = A • ( B ⊕Cin ) + A • ( B ⊕Cin )

Suma = A ⊕( B ⊕Cin )

carry

A\ B Cin 00 01 11 10
0 1
1 1 1 1

C o = A • B + A • Cin + A • B • Cin
C o = B • ( A + A • Cin) + A • Cin
C o = B • ( A + Cin) + A • Cin
C o = Cin • ( A + B) + A • B

CIN
0 U1
SUMA
?
X OR

A
0 U3
U2

U5
AND COUT
X OR
?
B
U4 OR
0

AND

2.5 Diseñe un circuito que realice la suma de dos números. Cada número es de dos dígitos
BCD. El resultado se muestra en BCD. Utilice cualquier circuito integrado sumador de los
consultados en el numeral 2.1

SUMADOR BDC
Cuando queremos hacer una operación en BDC se requiere que los números estén expresados
en BCD , sin embargo cuando hacemos esta operación el resultado no es el deseado, la
respuesta sale expresada en un número binario natural, y no en BCD como se requiere, para
tener la respuesta correcta hay que hacer una corrección, esto consiste en sumar 0 [0000 2]
cuando el resultado de la suma sea menor que diez por cada dígito, caso contrario se sumará 6
[01102] este procedimiento recibe el nombre de Ajuste decimal (D.A.). Por ejemplo tenemos el
la siguiente suma:
Dígito decimal BCD

1)

6 0110 (6)
+ 2 0010 (2)
------- -------
8 1000 (8) No se suma nada
o se suma 0000
2)

35 0011 0101 (35)

+ 83 1000 0011 (83)
------- ----------------------------
118 1011 1000
0110
-------------------------------
1 0001 1000 (118)

En el ejemplo primero la suma no excede del 9 por lo tanto no se suma nada, pero en el
segundo ejemplo cuando sumamos el primer dígito 8 no excede del 9 por lo tanto no hay
problema, pero en el segundo dígito excede el 9 y como sabemos en BCD solo hay hasta el 9 en
este caso le sumamos 6 y nos quedo un exceso esto se lo sigue sumando y luego completamos
con ceros a la izquierda para completar los cuatros bits que necesita el código BCD.

La siguiente tabla muestra todos los posibles resultados que se obtendrían al sumar dos sumar
de 1 dígito BCD cada uno. Mediante el uso del Mapa-K y un pequeño artificio se puede deducir
la ecuación booleana de la función para el Ajuste decimal.

Co S1 S2 S3 S4 D.A.
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0 S3 S4
0 0 0 1 1 0 S2S1 00 01 11 10
0 0 1 0 0 0
0 0 1 0 1 0 0 0 0 0
0 0 1 1 0 0 00
0 0 1 1 1 0 0 0 0 0
0 1 0 0 0 0 01
0 1 0 0 1 0 1 1 1 1
0 1 0 1 0 1 11
0 1 0 1 1 1 0 0 1 1
10
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 1 DAPARCIAL = S1 S2 + S1 S3
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1

Como se muestra en el mapa-K y la ecuación DAPARCIAL adjuntos a la tabla de verdad, no se ha

tomado en cuenta la variable Co, sino únicamente las salidas de suma [S3S2S1S0], es decir,
solo se han considerado los 10 ceros y los 6 primeros unos de la tabla.
Para obtener el ajuste decimal total, hay que considerar los 3 unos restantes generados por Co.
Entonces, el ajuste decimal completo está dado por la siguiente ecuación.

DA = S1 (S2 + S3) + Co

La siguiente figura muestra un sumador de 1 dígito BCD, con ajuste decimal [CARRY].

74LS83
Cout Cin

B1
B2
B3
B4
A1
A2
A3
A4
U2

s1
s2
s3
s4
74LS83
Cout Cin

B1
B2
B3
B4
A1
A2
A3
A4

U1
s1
s2
s3
s4

D.A.
Carry
No se
usa
 2.6 Diseñe un circuito digital que mediante una señal de control, permita sumar o restar
dos números de 4 bits expresados en complemento 2. Utilice el circuito integrado 74181

Vcc

Señal de control
0 Actua como sumador
1 Actua como restador

A1

A2

A3

A4
U3
74LS181
S3 Cn L4 L3 L2 L1
S2 M
S1
S0
A3 Cn+4
A2 A=B
A1 G
A0 P
B3 F3
B2 F2
B1 F1
B0 F0

B1

B2

B3

B4

Bibliografia:

 Philips, ECG Master Replacement Guide, 19th edition, 2000