5-9 Circuitos Aritméticos.

Una función de la mayoría de las computadoras es la ejecución de

operaciones aritméticas.
Estas operaciones las ejecuta la unidad aritmética/lógica (ALU) de
la computadora, compuesta por una combinación de compuertas
lógicas y flip-flops para poder sumar, restar, multiplicar y dividir
números binarios.
A continuación, se analizarán algunos circuitos básicos usados para
realizar las operaciones aritméticas vistas anteriormente.

La unidad aritmética/lógica.
La siguiente figura muestra un diagrama de bloques de los elementos
principales de un ALU. El propósito principal del ALU es recibir datos
binarios almacenados en la memoria y registros para ejecutar
operaciones aritméticas y lógicas sobre estos datos, de acuerdo con
las instrucciones provenientes de la unidad de control.

El ALU contiene al menos dos registros compuestos por flip-flops: el

registro B y el registro acumulador (A). Tiene lógica combinacional
para realizar operaciones aritméticas y lógicas sobre números
binarios almacenados en estos registros.
299
 
La secuencia de operaciones se realiza de la siguiente manera:
1. La unidad de control recibe de la memoria el código binario de
una instrucción la cual indica que un número almacenado en una
localidad de memoria se debe sumar a otro almacenado en el
registro acumulador.
2. El número a sumar se transfiere de la memoria al registro B.
3. El número en el registro B y el número en el registro acumulador
son sumados por el ALU cuando lo ordena la unidad de control.
La suma resultante se envía al acumulador para ser almacenada
en memoria.
4. El nuevo número en el acumulador puede permanecer ahí para
que pueda sumarse a otro número, o si se terminó el proceso
aritmético puede transferirse a la memoria para su
almacenamiento.
Estos pasos indican la razón del nombre del registro acumulador.
Este registro "acumula" el resultado de las sumas que ocurren
cuando se realizan sumas sucesivas entre números almacenados en
la memoria.
En un programa de varios pasos, el acumulador, por lo general,
contiene los resultados parciales de los pasos intermedios a medida
que se van completando, y el resultado final al terminar el programa.
 

300
 
5-10 El Sumador Binario en Paralelo.
Las computadoras realizan la operación de suma sobre dos números
binarios a la vez, donde cada número binario puede tener varios
dígitos.
La siguiente figura ilustra el proceso de suma de dos números de
cinco bits al interior del ALU.
Acarreo 

A 
+  + 
B 

El primer sumando se transfiere al registro acumulador. El

acumulador contiene FF que contienen los valores 10101.
De manera similar, el segundo sumando, 00111, se transfiere al
registro B.
El proceso de adición inicia sumando los bits menos significativos
(LSB) del primer y segundo sumando. De esta forma, 1+1=10, lo cual
significa que la suma de esa posición es 0, con un acarreo de 1.
El acarreo se suma a la siguiente posición con los bits del primer y
segundo sumando en esa posición.

301
 
Así, en la segunda posición se suma 1+0+1=10, lo cual produce un
resultado de 0 y un acarreo de 1.
El acarreo se suma a la siguiente posición con los bits del primer y
segundo sumando en esa posición, y así en lo sucesivo para el resto
de las posiciones, como se muestra en la figura anterior.
En cada paso de este proceso se realiza la suma de tres bits: el bit
del primer sumando, el bit del segundo sumando y el bit de
acarreo proveniente de la posición anterior.
El resultado de la suma de estos tres bits produce dos bits: un bit
de suma y un bit de acarreo que se suma a la siguiente posición.

Se sigue el mismo proceso para la posición de cada bit.

302
 
Si se diseña un circuito lógico que pueda realizar este proceso, se
puede utilizar el mismo circuito para cada una de las posiciones de
los bits, como se muestra en la siguiente figura.

B 

+ 

A 

Las variables A4, A3, A2, A1 y A0 representan los bits del primer
sumando almacenado en el acumulador, el registro A.
Las variables B4, B3, B2, B1 y B0 representan los bits del segundo
sumando almacenados en el registro B.
Las variables C4, C3, C2, C1 y C0 representan los bits de acarreo en
las posiciones correspondientes.
Las variables S4, S3, S2, S1, S0 son los bits de salida de la suma en
cada posición.
Los bits correspondientes del primer y segundo sumando y el bit de
acarreo proveniente de la posición anterior alimentan al circuito lógico
conocido como sumador completo o FA-Full Adder.

303
 
Por ejemplo, los bits A1 y B1 alimentan al sumador completo 1, FA #1,
conjuntamente con C1, el bit de acarreo generado en la suma de los
bits A0 y B0.
Los bits A0 y B0 se conectan al sumador completo 0 (FA #0). C0, A0 y
B0 son los LSB del primer y segundo sumando.
En principio, C0 será 0, ya que no puede haber acarreo hacia esa
posición. Sin embargo, más adelante se analizarán situaciones en las
que C0 es 1.

El circuito sumador completo en paralelo que se utiliza en cada

posición tiene tres entradas: el bit A, el bit B y el bit C y genera dos
salidas: el bit de suma y el bit de acarreo.

Por ejemplo, el sumador completo 0 (FA #0) tiene las entradas A0, B0
y C0, y produce las salidas S0 y C1. El sumador completo 1 (FA #1)
tiene las entradas A1, B1 y C1, y las salidas S1 y C2, y así
sucesivamente.
Este arreglo se repite para todos los bits del primer y segundo
sumando.

Este ejemplo es para números de cinco bits, en las computadoras

actuales la cantidad de bits varía de 8 hasta 64.

Al arreglo de la figura anterior se le conoce como sumador en

paralelo, ya que todos los bits del primer y segundo sumando se
alimentan en los circuitos del sumador de forma simultánea.
Esto significa que las sumas en cada posición se realizan al mismo
tiempo, en paralelo, lo cual indica que la suma en paralelo es una
operación rápida. Es diferente a la manera en que se suma en papel,
donde se toma una posición a la vez, iniciando con el LSB.
304
 
5-11 Diseño de un Sumador Completo.
Ahora que se conoce la función del sumador completo, se puede
diseñar un circuito lógico que desarrolle esta función.
Primero, se debe construir la tabla de verdad con los valores de las
entradas y salidas para todos los casos posibles.
La figura siguiente muestra la tabla de verdad con tres entradas (A, B
y CENT) y dos salidas (S y CSAL).

Considérese el caso A=1, B=0 y CENT=1. El sumador completo debe

sumar estos bits para producir la suma (S) de 0 y un acarreo (CSAL)
de 1.
A continuación, se diseñarán los circuitos para las dos salidas,
iniciando con S.
La tabla de verdad muestra que existen cuatro casos en los que S es
1. Si se usa el método de suma de productos se puede escribir la
expresión de S de la siguiente manera:
(6-1)

305
 
Ahora, se puede tratar de simplificar esta expresión factorizando.

Ninguno de los términos en la expresión tiene dos variables en común

con alguno de los otros. No obstante, se puede factorizar A en los
primeros dos términos y A en los dos últimos:

El primer término entre paréntesis es la combinación de OR exclusivo

de B y CENT, la cual puede escribirse como B⊕CENT.
El segundo término entre paréntesis debe es el NOR exclusivo entre
B y CENT, que puede escribirse como B⊕CENT.

Así, la expresión para S se convierte en la siguiente:

Si se toma que X=B⊕CENT, se puede escribir esto como:

que es el OR exclusivo entre A y X. Si se sustituye la expresión para

X, se tiene que:
 

(6-2)

306
 
Considérese ahora la salida CSAL en la tabla de verdad.

Se puede escribir la expresión de suma de productos para CSAL de la

siguiente manera: 

Se simplifica esta expresión a través de la factorización, escribiendo

el cuarto término ABCENT tres veces, debido a que tiene factores en
común con cada uno de los otros términos, de tal forma que la
expresión resultante es la siguiente:

(6-3)

Esta expresión ya no puede simplificarse más.

307
 
Las expresiones (6-2) y (6-3) de S y CSAL pueden implantarse como
se muestra en la siguiente figura.

(6-2)

(6-3)

El circuito completo con las entradas A, B, CENT y las salidas S y CSAL

representa el sumador completo. Cada uno de los FA está compuesto
por el circuito de la figura anterior.

308
 
Simplificación mediante un mapa K.
Se han simplificado las expresiones para S y CSAL usando métodos
algebraicos, también puede usarse el método del mapa K.
La siguiente figura muestra el mapa K para la salida S.

Este mapa no tiene 1´s adyacentes por lo que no existen pares o

cuádruples.
En consecuencia, no se puede simplificar la expresión para S
mediante el mapa K.

Esto muestra una limitación del método del mapa K en comparación

con el método algebraico.
Se puede simplificar la expresión para S por medio de la factorización
y del uso de las operaciones XOR y XNOR.

309
 
El mapa K para la salida CSAL se muestra en la siguiente figura.

Los tres pares producirán la misma expresión que se obtuvo

mediante el método algebraico. 

310
 
5-12 Sumador Completo en Paralelo con Registros.
En una computadora, los números a sumar se almacenan en
registros o localidades de memoria compuestas por FF.

La siguiente figura muestra el diagrama de un sumador en paralelo de

cuatro bits, incluyendo los registros de almacenamiento.

B 

+ 

A 

Los bits del primer sumando (A3–A0) se almacenan en el acumulador

(registro A) y los bits del sumando (B3–B0) se almacenan en el
registro B. Cada uno de estos registros está compuesto de flip-flops D
para facilitar la transferencia de los datos.

311
 
El contenido del registro A (el número binario almacenado en A3–A0)
se suma al contenido del registro B a través de los cuatro FA y la
suma se produce en las salidas S3–S0. C4 es el acarreo del cuarto FA
y puede usarse como la entrada de acarreo para un quinto FA, o
como bit de desbordamiento para indicar que la suma excedió a
1111.

Obsérvese que las salidas de la suma están conectadas a las

entradas D del registro A.
Esto permitirá que el resultado de la suma se transfiera en paralelo
hacia el registro A en la transición de subida (PGT) del pulso
TRANSFERIR.

Obsérvese además que las entradas D del registro B provienen de la

memoria de la computadora, por lo que los números binarios de la
memoria se transferirán en paralelo hacia el registro B en la PGT del
pulso CARGAR.

En la mayoría de las computadoras también se realiza la

transferencia en paralelo de números binarios de la memoria hacia el
acumulador (registro A).

Por último, obsérvese que las salidas del registro A están disponibles
para realizar transferencias hacia otro registro de la computadora o a
la memoria.
Esto permite que el circuito sumador se libere y esté disponible para
un nuevo conjunto de números.

 
312
 
Notación de registro.
Antes de analizar todo el proceso del funcionamiento del circuito del
sumador completo en paralelo, se mostrará la notación usada para
indicar el contenido de un registro y las operaciones de transferencia
de datos.
Cuando se necesite obtener o indicar la información almacenada en
los FF de un registro se usarán los paréntesis cuadrados, como se
muestra a continuación:

Esto indica que A3=1, A2=0, A1=1, A0=1. La notación [A] representa
"el contenido del registro A".

Cuando se necesite indicar la transferencia de datos hacia o desde

un registro se usará una flecha, como se muestra a continuación:

Esto significa que el contenido del registro B se transfiere al registro

A.
El contenido original del registro A se perderá como resultado de esta
operación y el contenido del registro B no cambiará.
Este tipo de notación es común en las hojas de especificaciones
técnicas que describen las operaciones de microprocesadores y
microcontroladores.
Es similar a la notación que se utiliza para hacer referencia a los
elementos de un arreglo de bits usada en lenguajes de descripción de
hardware.
313
 
Secuencia de operaciones.
Ahora, se describirá el proceso mediante el cual el sumador completo
en paralelo de la siguiente figura suma los números binarios 1001 y
0101.

Supóngase que C0=0; es decir, no existe acarreo hacia la posición del

LSB.
1. [A]=0000. Se aplica el pulso BORRAR a las entradas asíncronas
(CLR) de cada FF del registro A, lo cual ocurre en el tiempo t1.

314
 
 2. [M][B]. El primer número binario se transfiere desde la memoria
(M) al registro B y se carga el número binario 1001 en el registro
B durante la subida del pulso CARGAR en t2.

3. [S][A]. Cuando [B]=1001 y [A]=0000, los sumadores completos

producen la suma de 1001; esto es, [S]=1001. Estas salidas de
suma se transfieren hacia el registro A en la subida del pulso
TRANSFERlR en t3. Esto hace que [A]=1001.
4. [M][B]. El segundo número binario 0101 se transfiere de la
memoria hacia el registro B en la subida del segundo pulso
CARGAR en t4. Esto hace que [B]=0101.
5. [S][A]. Cuando [B]=0101 y [A]=1001, los FA producen
[S]=1110. Estas salidas de suma se transfieren al registro A
cuando ocurre el segundo pulso TRANSFERIR en t5. Por lo
tanto, [A]=1110.
6. En este punto, la suma de los dos números binarios está en el
acumulador. En la mayoría de las computadoras, el contenido
del acumulador [A] se transfiere a la memoria, de manera que el
circuito sumador pueda utilizarse para otro conjunto de números.
Los circuitos que realizan esta transferencia [A][M] no se
muestran en la figura.
 

315
 
5-13 Propagación del Acarreo.
El sumador en paralelo anterior realiza las sumas a una velocidad
alta, debido a que suma los bits de cada posición al mismo tiempo.
No obstante, la velocidad está limitada por el efecto de propagación
del acarreo o rizo del acarreo, el cual puede explicarse si se
considera la siguiente suma:

La suma de la posición del LSB genera un acarreo hacia la segunda

posición.
Cuando el acarreo se suma a los bits de la segunda posición,
produce un acarreo hacia la tercera posición. Cuando este último
acarreo se suma a los bits de la tercera posición, produce un acarreo
hacia la última posición.

El punto clave a observar en este ejemplo es que el bit de suma que

se genera en la última posición (MSB) depende del acarreo generado
por la suma en la primera posición (LSB).
Si se analiza el circuito del sumador completo en paralelo, la salida S3
del último sumador depende de la salida C1 del primer sumador. Pero
la señal C1 debe pasar a través de tres FA para poder producir S3.
Lo que esto significa es que la salida S3 no tendrá su valor correcto
sino hasta que C1 se haya propagado a través de los FA intermedios.
Esto representa un atraso de tiempo que depende del atraso de
propagación que se produce en cada FA.

316
 
Por ejemplo, si cada FA tiene un atraso de propagación de 40 ns,
entonces S3 no tendrá a su nivel correcto después de 120 ns que se
genere C1.
Lo que significa que el pulso del comando de suma debe aplicarse
160 ns después de que los números del primer y segundo sumandos
estén presentes en los registros de FF (los 40 ns adicionales se
deben al retraso del sumador completo del LSB, el cual genera a C1).

La situación se hace más crítica si se extiende el circuito sumador

para mayor cantidad de bits.
Si el sumador maneja números de 32 bits, el retraso de propagación
del acarreo podría ser de 1,280 ns=1.28 μs después que los números
estén presentes en los registros.

La magnitud del atraso es algo que no puede permitirse en las

computadoras de alta velocidad, por lo que se han creado esquemas
para reducirlo.
Uno de los esquemas, conocido como acarreo anticipado o
adelantado, utiliza compuertas lógicas para analizar los bits de
menor orden del primer y segundo sumando y determinar si se
generará un acarreo de mayor orden.

Por ejemplo, es posible construir un circuito lógico con B2, B1, B0, A2,
A1 y A0 como entradas y C3 como salida. Este circuito lógico tendría
un retraso más corto del que se obtiene mediante la propagación del
acarreo a través de los FA.
Este esquema requiere de una extensa cantidad de circuitos
adicionales, pero se producen sumadores de alta velocidad.
Alguno sumadores de alta velocidad disponibles en forma de circuitos
integrados utilizan el acarreo adelantado o una técnica similar para
reducir los retrasos de propagación en general.
317
 
5-14 Sumador en Paralelo con un Circuito
Integrado.
Existen sumadores en paralelo disponibles en CI.
El más común es un CI sumador en paralelo de cuatro bits
que contiene cuatro FA interconectados y los circuitos de
acarreo adelantado necesarios para la operación de alta
velocidad.

Los circuitos 7483A, 74LS83A, 74LS283 y 74HC283 son

sumadores paralelo de cuatro bits.

La siguiente figura muestra el símbolo funcional del sumador

en paralelo de cuatro bits 74HC283.

Las entradas de este CI son dos números de cuatro bits

(A3A2A1A0 y B3B2B1B0) y el acarreo C0 hacia la posición del
LSB.
Las salidas son los bits de suma y el acarreo C4 que proviene
de la posición del MSB.
Los bits de suma se etiquetan como Σ3Σ2Σ1Σ0, donde Σ es la
letra mayúscula griega sigma. La etiqueta Σ es sólo una
alternativa común para la etiqueta S, para un bit de suma.
318
 
Sumadores en paralelo en cascada.
Se pueden conectar dos o más sumadores de CI en cascada para
lograr la suma de números binarios más grandes.
La siguiente figura muestra dos sumadores 74HC283 conectados
para sumar dos números de 8 bits: A7A6A5A4A3A2A1A0 y
B7B6B5B4B3B2B1B0.

El sumador de la derecha suma los bits de menor orden de los

números.
El sumador de la izquierda suma los bits de mayor orden más el
acarreo C4 que proviene del sumador de menor orden.
Las ocho salidas de suma son la suma resultante de los dos números
de 8 bits. C8 es el acarreo que proviene de la posición del MSB.
C8 puede usarse como entrada de acarreo para una tercera etapa de
sumador, si se suman números binarios más grandes.
La característica de acarreo adelantado del 74HC283 agiliza la
operación de este sumador de dos etapas, ya que el nivel lógico en
C4 (el acarreo de la etapa de menor orden) se genera con más
rapidez que si no hubiera circuitos de acarreo adelantado en el chip
74HC283. Esto permite que la etapa de mayor orden produzca sus
salidas de suma con más rapidez.
319
 
Ejemplo.
Determinar los niveles lógicos en las entradas y salidas del sumador
de ocho bits de la figura anterior, cuando se suma 7210 con 13710.

Solución.
Primero se convierte cada número en binario de ocho bits:

Estos dos valores binarios se aplican a las entradas A y B; esto es,

las entradas de A serán 10001001 de izquierda a derecha, y las
entradas de B serán 01001000 de izquierda a derecha. El sumador
producirá la suma binaria de los dos números siguientes:

Las salidas de la suma serán 11010001 de izquierda a derecha.

Ya que no existe acarreo hacia el bit C8, éste permanecerá en 0.

320
 
5-15 Circuitos Integrados Tipo ALU.

Existen unidades aritmético/lógicas (ALU) en circuito integrado.

La operación que realiza un CI tipo ALU se determina en base a un
código binario aplicado en sus entradas de selección de función.
En esta unidad se usará un ALU simple para explicar los conceptos
básicos de su funcionamiento.

321
 
El circuito ALU 74LS382/HC382.
La figura siguiente muestra el diagrama de bloque de un ALU
disponible en los circuitos 74LS382 (TTL) y 74HC382 (CMOS).

Este CI de 20 terminales tiene dos entradas de cuatro bits (A3A2A1A0

y B3B2B1B0) y genera un resultado de cuatro bits (F3F2F1F0).
El ALU puede realizar ocho operaciones.
La operación por realizar se indica en el código de entrada aplicado
en las entradas de selección de función S2S1S0.

322
 
La tabla de la figura siguiente muestra las ocho operaciones
disponibles.

Las operaciones son las siguientes:

BORRAR. Cuando S2S1S0=000, el ALU borra los bits de la salida
F, de manera que F3F2F1F0=0000.
SUMA. Cuando S2S1S0=011, el ALU suma A3A2A1A0 y  B3B2B1B0
para producir la suma en F3F2F1F0. En esta operación, CN es el
acarreo hacia la posición del LSB y debe ser 0. CN+4 es la salida
de acarreo que proviene de la posición del MSB. OVR es la salida
de desbordamiento; detecta un desbordamiento cuando se
utilizan números con signo. OVR es 1 cuando una operación de
suma o de resta produce un resultado demasiado grande que no
cabe en cuatro bits (incluyendo el bit de signo).
RESTA. Cuando S2S1S0=001, el ALU resta el número en la
entrada A del número en la entrada B. Cuando S2S1S0=010, el
ALU resta B de A. En cualquier caso, la diferencia se presenta en
F3F2F1F0. Obsérvese que las operaciones de resta requieren que
la entrada CN sea 1.

323
 
 XOR. Cuando S2S1S0=100, el ALU realiza la operación XOR bit
por bit sobre las entradas A y B. Esto se muestra a continuación
para A3A2A1A0=0110 y B3B2B1B0=1100.

El resultado es F3F2F1F0=1010.

OR. Cuando S2S1S0=101, el ALU realiza la operación OR bit por bit

sobre las entradas A y B. Por ejemplo, para A3A2A1A0=0110 y
B3B2B1B0=1100 el ALU genera el resultado en F3F2F1F0=1110.
AND. Cuando S2S1S0=110, el ALU realiza la operación AND bit por bit
sobre las entradas A y B. Por ejemplo, para A3A2A1A0=0110 y
B3B2B1B0=1100 el ALU genera el resultado en F3F2F1F0=1100.
PRESET. Cuando S2S1S0=111, el ALU establece a uno todos los bits
de la salida, de manera que F3F2F1F0=1111.

324
 
Ejemplo.
(a) Determinar las salidas del CI 74HC382 para las siguientes
entradas: S2S1S0=010, A3A2A1A0=0100, B3B2B1B0=0001 y CN=1.
(b) Cambiar el código de selección a 011 y repetir el ejercicio
anterior.
Solución.
(a) En la tabla de funciones anterior se puede ver que 010
selecciona la operación (A-B). El ALU realiza la resta en
complemento a 2; complementará B y sumará el resultado con
A y CN. Obsérvese que se necesita la condición CN=1 para
completar el complemento a 2 de B en forma efectiva.

Como sucede en la resta, en complemento a 2, el ACARREO del

MSB se descarta.
El resultado correcto de la operación (A-B) aparece en las
salidas F. La salida OVR se determina considerando que los
números de entrada son con signo. Por lo tanto, se tiene que
A3A2A1A0=0100=+410 y B3B2B1B0=0001=+110. El resultado de la
operación de resta es F3F2F1F0=0011=+310, el cual es correcto.
No se genera desbordamiento y OVR=0.
Si el resultado hubiera sido negativo, habría estado en forma de
complemento a 2.

325
 
 (b) El código de selección de 011 producirá la suma de las entradas
A y B. No obstante, como CN=1, habrá un acarreo de 1 que se
sumará a la posición del LSB.
Esto producirá el resultado de F3F2F1F0=0110, el cual es 1 más
que (A+B). Las salidas CN+4 y OVR serán 0. Para que aparezca
la suma correcta en F, la entrada CN deberá ser 0.

326
 
Expansión del ALU.
El circuito integrado 74LS382 o 74HC382 opera sobre números de
cuatro bits.
Pueden conectarse dos o más de estos circuitos para operar sobre
números de mayor tamaño.
La figura siguiente muestra la conexión de dos ALU de cuatro bits
para sumar dos números de ocho bits (B7B6B5B4B3B2B1B0 y
A7A6A5A4A3A2A1A0) y producir la suma de salida ∑7∑6∑5∑4∑3∑2∑1∑0.

Obsérvense los siguientes puntos:

1. El circuito Z1 opera con los cuatro bits de menor orden de los dos
números de entrada. El circuito Z2 opera con los cuatro bits de
mayor orden.
327
 
2. La suma está en las salidas F de Z1 y Z2. Los bits de menor orden
están en Z1 y los bits de mayor orden están en Z2.

3. La entrada CN de Z1 es el acarreo hacia la posición del LSB. Para

la suma debe ser 0.

4. La salida de acarreo [CN+4 de Z1] se conecta a la entrada de

acarreo [CN] de Z2.

5. La salida OVR de Z2 es el indicador de desbordamiento cuando se

utilizan números de ocho bits con signo.

6. Las entradas de selección correspondientes de los dos circuitos se

conectan entre sí, de manera que Z1 y Z2 siempre realizan la
misma operación. Para la suma, las entradas de selección se
muestran como 011.

328
 
Ejemplo.
¿Cómo tendría que configurarse el circuito de la figura para realizar la
resta (B-A)?

Solución.
El código de entrada de selección debe cambiarse a 001 y la entrada
CN de Z1 debe ser 1.

329