UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
(Universidad del Perú, DECANA DE AMÉRICA)
E.A.P DE INGENIERÍA ELECTRÓNICA
INFORME N°5
CIRCUITO CODIFICADOR Y DECODIFICADOR
LABORATORIO DE CIRCUITOS DIGITALES
DOCENTE: Oscar Casimiro Pariasca
ALUMNO: Hans Kevin Huaman Silva
LIMA-PERÚ
2020
A. CODIFICADOR Y DECODIFICADOR
1. Explicar el funcionamiento del circuito codificador de teclado decimal al código BCD
con el 74LS147.
Como vemos, el circuito tiene 9 líneas activas en BAJO que representan los dígitos desde
1 hasta 9, y produce como salida el código BCD negado, correspondiente a la entrada activa
que tiene el mayor número.
Su funcionamiento es bastante sencillo, cuando se activa una de las entradas del 0 al 8
mediante un 0, sale a la salida el número en digital, en nivel bajo, la entrada que ha sido
activada.
2. Analizar la operación del decodificador 74LS47 (74LS48) y su uso con un display de
siete segmentos de ánodo común (cátodo común)
La figura muestra un decodificador de BCD a 7 segmentos que se utiliza para manejar una
presentación LED de 7 segmentos. Los ánodos del LED están unidos a Vcc (+5V). Los
cátodos del LED están conectados a través de resistencia limitadoras de corriente a las
salidas adecuadas del codificador/decodificador.
3. Cómo hallaría experimentalmente cada uno de los terminales de un display de siete
segmentos de ánodo común. ¿Y si fuese de cátodo común?
Para ilustrar la operación de este circuito, suponer que la entrada BCD es A = 0, B = 1, C
= 0 y D=1, que es 5 en BCD. Con estas entradas las salidas del decodificador/manejador
a', f', g', c' y d' serán llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya
corriente a través de los segmentos LED a, f, g, c y d, presentando con esto el número 5.
Las salidas b' y e' serán ALTAS (abiertas); así que los segmentos LED b y e no enciendan.
En la figura se muestra cuáles segmentos son activados para cada uno de los códigos de
entrada de 0000 a 1111.
4. Dibuje el diagrama lógico de un decodificador completo de 2 bits. Repita para un
decodificador de 3 bits. Utilice compuertas lógicas básicas.
Decodificador de 2 bits
Decodificador de 3 bits
5. Verificar el funcionamiento del decodificador 74LS138, del 74LS139 y del 74LS154.
Identifique los terminales.
El decodificador 74LS138 tiene de 3 a 8 líneas. En sistemas de memoria de alto
rendimiento, este decodificador se puede utilizar para minimizar los efectos de la
decodificación del sistema. Cuando se emplea con memorias de alta velocidad que utilizan
un circuito de habilitación rápida, los tiempos de retardo de estos decodificadores y el
tiempo de habilitación de la memoria son generalmente menores que el tiempo de acceso
típico de memoria.
Relación de pines:
• A, B, C: Entradas de selección, según la combinación binaria que coloquemos
tendremos activa la salida Yn correspondiente.
• G1, G2A, G2B: Entradas de validación, la primera activa a nivel alto y las otras dos
a nivel bajo.
• Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: Salidas del decodificador activas a nivel bajo
(0V), solo puede haber una activa a nivel bajo.
El decodificador 74LS139 tiene la función de un doble decodificador de 2 bits. Con las tres
entradas del circuito podemos realizar cuatro combinaciones diferentes en binario.
Relación de pines:
• A, B: Entradas de selección, según la combinación binaria que coloquemos
tendremos activa la salida correspondiente Yn.
• G: Entrada de validación, activa a nivel bajo.
• Y0, Y1, Y2, Y3: Salidas de decodificador activas a nivel bajo (0V), solo puede
haber una activa a nivel bajo.
El circuito integrado 74LS154 es un circuito integrado que tiene la función de
decodificador binario de 4 bits. Con las cuatro entradas que posee el circuito, podemos
realizar 16 combinaciones diferentes. Las salidas son de triple totém pole.
Relación de pines:
• A_SEL, B_SEL, C_SEL y D_SEL: Entradas de selección, según la combinación
binaria que coloquemos tendremos activa la salida Yn correspondiente.
• G1 y G2: Entradas de validación o datos activas a nivel bajo (0V), debemos tener
las dos activas a nivel bajo para que funciones el decodificador.
• Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8, Y9, Y10, Y11, Y12, Y13, Y14, Y15:
Salidas del decodificador activas a nivel bajo (0V), solo puede haber una activa a
nivel bajo.
6. Analiza la operación del decodificador 74LS155 como un decodificador dual 2 x 4 y
también como un decodificador simple 3 x 8.
Cuando la entrada del Strole (1G) esta a 0 y la del dato (1C) está a 1, el demultiplexor 1 se
comporta como un decodificador de dos entradas (A y B) y cuatro salidas activas a nivel
bajo.
7. Identifique la forma de utilización de un decodificador para generar una función
lógica determinada.
8. Diseñar las siguientes funciones lógicas de una o más salidas, usando decodificadores
74138 o 74139 o 74155, y compuertas NAND (7410, 7420, 7430) u otros CI:
a. F1 = /XY + X/Y/Z
/X = X negado
F1 = /XY*1 + X/Y/Z = /XY*(Z+/Z) + X/Y/Z
Simplificando: F1 = /XYZ + /XY/Z +X/Y/Z
b. F2 = ∑a,b,c ,d(2, 4, 6, 14)
c. F3 = ∑w,x,y(1, 3, 5, 6) y G3 = ∑𝑤,𝑥,𝑦(2, 3, 4, 7)
B. COMPARADOR DE MAGNITUD
1. Diseñar y explicar el funcionamiento de un circuito comparador de magnitud de 2
bits.
2. Explicar y verificar el funcionamiento de un circuito comparados de 4 bits (CI
74LS85)
El circuito 74LS85 es un comparador de números, pero que, además, tiene otras 3 entradas,
llamadas entradas de expansión que nos permite conectar varios comparadores en cascada.
C. GENERADOR DE PARIDAD
1. Explicar el funcionamiento de un circuito generador de paridad. Explique el caso de
paridad par o impar.
En los generadores de paridad la paridad puede ser par o impar. El bit de paridad se utiliza
para detectar posibles errores en la transmisión del dato transmitido, mediante
un comprobador de paridad que recepciona la información con el fin de validarla.
• Paridad par: El bit de paridad será 0 si el número total de 1 a transmitir es par, el
número de unos debe ser par.
• Paridad impar: El bit de paridad será 0 si el número total de 1 es impar, el número
de unos debe ser impar.
2. Verificar el funcionamiento del circuito generador de paridad par de 2 bits mostrado en
la figura:
3. Explicar el funcionamiento del circuito generador y detector de paridad 74LS280.
CONCLUSIONES Y OBSERVACIONES:
Dada la importancia de las operaciones aritméticas básicas en el diseño de circuitos digitales, se ha
realizado un recuento de los principales circuitos integrados que las implementan. En particular, se
examinaron los sumadores de 4 bits y la forma como pueden conectarse para aumentar el tamaño
de los números procesados.
