UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA
LABORATORIO DE CIRCUITOS DIGITALES
LABORATORIO No. 7 : Circuitos Latch y Flip - Flop
Profesor: Ing. Oscar Casimiro Pariasca I.
III. CUESTIONARIO PREVIO
- Presentar sus circuitos en la clase práctica experimental.
1. Indique la diferencia entre los latches y los flip-flops. ¿Cuáles son las formas de disparo?.
Un latch es un elemento de memoria cuyas señales de entrada de excitación controlan el estado del dispositivo.
Un Flip-Flop difiere de un latch por el hecho de que tiene una señal de control llamada reloj. La señal de reloj emite una
instrucción al Flip-Flop permitiéndole cambiar de estado de acuerdo con las señales de entrada de excitación. En los latches
y los Flip-Flop, el siguiente estado queda determinado por las entradas de excitación.
Un latch cambia de estado de inmediato, según sus señales de excitación de entrada, mientras que un Flip-Flop espera la
señal de su reloj antes de cambiar de estado.
Son 3 las formas de disparo del flip flop y son:
Flip-Flop maestro-esclavo
Un flip flop maestro-esclavo se construye con dos FF, uno sirve de maestro y otro de esclavo. Durante la subida del pulso
de reloj se habilita el maestro y se deshabilita el esclavo. La información de entrada es transmitida hacia el FF maestro.
Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo cual evita que lo afecten las entradas externas y se
habilita el esclavo. Entonces el esclavo pasa al el mismo estado del maestro. El comportamiento del flip-flop maestro
esclavo que acaba de describirse hace que los cambios de estado coincidan con la transición del flanco negativo del pulso.
Flip-Flop disparado por flanco positivo
Otro tipo de FF que sincroniza el cambio de estado durante la transición del pulso de reloj es el flip flop disparado por
flanco. Cuando la entrada de reloj excede un nivel de umbral específico (threshold level), las entradas son aseguradas y el
FF no se ve afectado por cambios adicionales en las entradas hasta tanto el pulso de reloj no llegue a cero y se presente
otro pulso.
Algunos Flip Flop cambian de estado en la subida del pulso de reloj, y otros en el flanco de bajada. Los primeros se
denominarán Flip flop disparados por flanco positivo y los segundos Flip flops disparados por flanco negativo. La
distinción entre unos y otros se indicará con la presencia o ausencia de una negación en la entrada de reloj como se muestra
en la figura.
Flip-Flop disparado por flanco negativo
Para el caso de los FF disparados por flanco positivo la diferencia es que el cambio de estado ocurre en la subida del pulso
de reloj.
La diferencia básica entre flip flops disparados por flanco y los disparados por nivel, analizados en la guia anterior es que
en los disparados por flanco los cambios se efectúan en el frente de bajada o en el de subida del pulso de reloj, y aunque
las entradas cambien de valor durante la duración del pulso, no se efectúa cambios hasta el siguiente pulso de reloj. En los
flip flops disparados por nivel en cambio el flip flop responde a los cambios de las entradas mientras el pulso de reloj está
en 1.
En cuanto a la representación los FF disparados por nivel no poseen el simbolo > en la entrada de reloj.
2. Qué son circuitos con entradas síncronas o asíncronas?
Los circuitos secuenciales se clasifican de acuerdo con la manera como manejan el tiempo:
• Circuitos secuenciales síncronos
• Circuitos secuenciales asíncronos.
Circuitos Secuenciales Síncronos
Las señales son válidas solo en tiempos discretos.
Permiten un cambio de estado en los instantes marcados por una señal de sincronismo de tipo oscilatorio denominada reloj
(CLK).
La señal de reloj es una serie de pulsaciones rectangulares o cuadradas.
Circuitos Secuenciales Asíncronos
Los cambios de estado ocurren al ritmo natural marcado por los retardos asociados a las compuertas lógicas utilizadas en
su implementación.
Un biestable es asíncrono si su cambio de estado depende exclusivamente del estado de sus entradas.
La Lógica secuencial requiere de elementos de memoria (biestable: dos estados estables) para “almacenar estados”
Estos elementos se dividen en:
• Biestables disparados por nivel (LATCH)
• Biestables disparados por flanco (FLIP-FLOPS)
3. Explique el funcionamiento del flip-flop D con reloj
El Flip-Flop es un circuito lógico biestable, es decir posee dos estados estables, denominados SET (1 o activación) y
RESET (0 o desactivación). Los Flip-Flop se implementan con puertas lógicas y son los bloques básicos de construcción
de contadores, registros y otros circuitos de control secuencial. También se emplean en ciertos tipos de memorias.
FLIP-FLOP TIPO JK
La operación de un Flip-Flop tipo JK es muy similar a la de un Flip-Flop SR. La entrada J es la equivalente a la entrada S
de un Flip-Flop RS y la entrada K, al equivalente a la entrada R. La única diferencia es que no tiene un estado inválido.
Para la condición J=K=1 el Flip-Flop complementa el estado presente.
La tabla característica de la tabla 7 resume el comportamiento del FF tipo J K disparado por flanco positivo.
4. Dibujar la forma de onda de salida Q, para cada uno de los flip-flop tipo D mostrados en la figura, a partir
de las formas de onda de entrada mostradas: Observe que la señal de reloj es diferente en cada caso.
El Flip-Flop 1 carga los datos en flanco de subida; mientras que la segunda carga el dato en el
flanco de subida, entonces se tiene el siguiente resultado:
5. Verificar la operación del flip flop 74LS74 - tipo D. Verificar el uso de las entradas de PRESET y
CLEAR. Mostrar un diagrama de tiempos para las señales D, CLK y Q.
Activando clear:
Activando preset:
6. Verificar la operación del latch 74LS75 - tipo D. Mostrar un diagrama de tiempos para las señales D, EN
y Q.
7. Explique el funcionamiento del flip-flop JK con reloj.
El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento de entrada del flip-flop D
sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el
valor de J durante la subida del siguiente pulso de sincronismo.
La subida hacia positivo (SHP) del clock (pulso de sincronismo), habilita la permutación de la salida Q. La condición de
"habilitación", no persiste durante toda la fase positiva del clock. Las entradas J y K por sí solas no pueden originar una
transición, sino que sus valores en el momento del SHP determina la salida de acuerdo con la tabla de verdad. Esto es una
aplicación del versátil flip-flop J-K. Como esta versión de 4-NAND del flip-flop J-K está sometida al problema de la
"carrera", se desarrollo el Flip Flop J-K Master-Slave para proporcionar un circuito mas estable con la misma función.
El Flip Flop J-K Master-Slave tiene dos flip flops SR encauzados, usados como "latches" de forma que suprime el
comportamiento de "carrera". Otra forma de mirar este circuito es la de dos flip-flops J-K atados juntos, con el segundo
impulsado por una señal de clock invertida.
Cuando el clock realiza una transición positiva, la sección master se dispara pero la sección slave no, ya que su clock está
invertido. En el semiciclo del clock, en la transición descendente, el clock invertido tiene una transición positiva y dispara
la sección slave. La salida final Q sigue entonces la salida M de la sección master después de un semiciclo del clock.
8. Verificar la operación del flip-flop 74LS76 o 74LS112 - tipo JK. Mostrar un diagrama de tiempos para
las señales J, K, CLK, PRT , CLR y Q.
9. Implementar los siguientes circuitos como aplicaciones básicas de los flip-flops:
9.a. En el circuito mostrado, conectar las salidas CLK-A y CLK-B a las entradas A y B de la
compuerta NOR y verificar la forma de onda en Y. La señal de CLK es una señal de pulsos de
5 voltios y de 100 Hz. Puede utilizar un temporizador 555 como multivibrador astable para
obtener la señal de reloj.
