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Laboratorio: Diseño de Sistemas Digitales

Este laboratorio tiene como objetivos describir en VHDL un display multiplexor de 7 segmentos y usar VHDL para implementar circuitos lógicos combinacionales. Los estudiantes implementarán en VHDL un circuito que multiplexa números BCD para un display de 7 segmentos de forma similar a un diagrama dado, siguiendo un diseño estructural. Generarán un testbench y analizarán los resultados para verificar el correcto funcionamiento del sistema combinacional descrito.

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Eulises Jose Marquez Mora
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Este laboratorio tiene como objetivos describir en VHDL un display multiplexor de 7 segmentos y usar VHDL para implementar circuitos lógicos combinacionales. Los estudiantes implementarán en VHDL un circuito que multiplexa números BCD para un display de 7 segmentos de forma similar a un diagrama dado, siguiendo un diseño estructural. Generarán un testbench y analizarán los resultados para verificar el correcto funcionamiento del sistema combinacional descrito.

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UNIVERSIDAD DEL MAGDALENA

PROGRAMA DE INGENIERÍA ELECTRÓNICA


DISEÑO DE SISTEMAS DIGITALES – LABORATORIO 1

Integrantes Identificación Fecha

Esta experiencia de laboratorio tiene como objetivos principales:


 Describir en VHDL un display multiplexor de 7 segmentos siguiendo el flujo del diseño estructural.
 Usar el lenguaje de descripción de hardware VHDL para implementar circuitos lógicos combinacionales.
 Realizar la programación del sistema descrito en la placa de entrenamiento Basys 2.

Elementos necesarios
 EDA Playground
 IDE Xilinx ISE Webpack 14.7
 Datasheet/Manual de la placa Basys 2 de Digilent con la FPGA Spartan-3E.

Background

La Figura 1 muestra un método simplificado de multiplexación de números BCD para un display de 7-segmentos. En este
ejemplo, se visualizan en los displays números de un solo dígito en formato hexadecimal mediante el uso de un único
decodificador BCD a 7-segmentos.

Figura 1. Lógica de multiplexación simplificada de un display 7 segmentos.


(Tomado de Fundamentos de Sistemas Digitales – Thomas Floyd)
El funcionamiento básico de este circuito es el siguiente:
UNIVERSIDAD DEL MAGDALENA
PROGRAMA DE INGENIERÍA ELECTRÓNICA
DISEÑO DE SISTEMAS DIGITALES – LABORATORIO 1

Se aplican dos dígitos BCD (A3A2A1A0 y B3B2B1B0) a las entradas de un multiplexor. Una señal binaria de
entrada funciona como selector, cuando está a nivel BAJO, los bits de A (A3A2A1A0) pasan a las entradas del
decodificador BCD a 7-segmentos74LS47. El nivel BAJO en la entrada de selección de datos genera un nivel BAJO
en la entrada A1 del decodificador de 2-líneas a 4-líneas74LS139, activando su salida 0 y habilitando el display
del dígito A, al conectar su terminal común a masa. El dígito A se encuentra ahora encendido, mientras que el B
está apagado.
Cuando la línea de selección de datos pasa a nivel ALTO, los bits de B (B3B2B1B0) pasan a las entradas del
decodificador BCD a 7-segmentos. Ahora se activa la salida 1 del decodificador 74LS139, encendiendo el display
del dígito B, que pasa a visualizarse, mientras que el A se encuentra apagado.

Desarrollo:

En sus equipos de trabajo deben realizar la implementación en VHDL de un circuito similar al mostrado en la Figura 1.
Utilizando la herramienta Xilinx se debe crear un nuevo proyecto para contener los códigos y generar el archivo de
programación de la FPGA Basys2. La descripción del circuito debe seguir el diseño estructural y basarse en el diagrama
de bloques de la Figura 2.

Figura 2. Diagrama de bloques del sistema.

Se debe genera un testbench para el módulo superior (top_module), mostrar y analizar los resultados de esas pruebas.

Este sistema es completamente combinacional, es decir que no requiere una señal de reloj para su funcionamiento, por
este motivo los displays que no se estén utilizando en un momento dado se mostrarán apagados. En la implementación
las entradas deben ser mapeadas a los slide switches y botones de la placa, así como las salidas ser direccionadas al
módulo de 7 segmentos.

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