Carrera:

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Electrónica Digital I
Práctica 5. Multivibradores Biestables (Flip-Flops) y
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registros de corrimiento.
Ing. Mauricio Silva Alvarez

Parte 1. Multivibradores Biestables (Flip-Flops).

OBJETIVO DE LA PRÁCTICA: Comprobar las tablas de verdad de los multivibradores

biestables S-C, J-K, D y T, cuando son disparados por flanco
negativo (TPN).

MATERIAL NECESARIO: Una fuente de voltaje de 5 V.

Dos tablillas de conexiones (protoboard).
Dos DIP-switch de 8.
Once diodos LED (5 rojos, 5 verdes y 1 amarillo).
Las siguientes resistencias:
Una de 22 kΩ (R1) y dieciocho de 470 Ω.
Un preset de 4 MΩ.
Los siguientes circuitos integrados:
Un 74LS175, dos 74LS176 ó 74LS112, un 74LS04 y un
LM555.
Un capacitor de 1 mF.
Alambre para conexiones.
Un desarmador pequeño para ajustar el preset.
Hoja de datos de los circuitos integrados.

ANTECEDENTES

Los circuitos lógicos que se han considerado hasta ahora son circuitos combinatorios
cuyos niveles de salida, en cualquier instante de tiempo, dependen de los niveles , dependen de
los niveles presentes en las entradas en ese momento. Cualquier condición anterior al nivel de
entrada no afecta a las entradas, ya que los circuitos lógicos combinatorios no tienen memoria.
Muchos sistemas digitales están constituidos por circuitos combinatorios y elementos de la
memoria.

La figura 5.1 muestra un diagrama de bloque de un sistema digital general que conjuga
compuertas lógicas combinatorias con dispositivos de memoria. La porción combinatoria acepta
señales lógicas de entradas externas y de las salidas de los elementos de memoria. El circuito
lógico combinatorio opera sobre éstas entradas a fin de producir diversas salidas, algunas de las
cuales se utilizan para determinar los valores binarios que se almacenarán en los elementos de
la memoria. Las salidas de algunos de los elementos de la memoria, a su vez, se dirigen hacia
las entradas de compuertas lógicas en los circuitos combinatorios. Este proceso indica que las
salidas externas de un sistema digital son función de sus entradas externas y de la información
almacenada en los elementos de memoria.

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Figura 5.1 Diagrama de un sistema

digital general.

El elemento de la memoria que se utiliza más ampliamente es el multivibrador biestable o

flip-flop. El biestable (que se abrevia FF) es un circuito lógico con dos salidas, las cuales son
inversas la una de la otra. La figura 5.2 indica éstas salidas como Q y Q (en realidad se puede
usar cualquier letra, pero Q es la más común). La salida Q se denomina salida FF normal y Q
es la salida FF invertida. Cuando se dice que un FF está en estado ALTO (1) o bien en estado
BAJO (0), ésta es la condición presente en la salida Q . Por supuesto, la salida Q siempre es la
inversa de Q .

Figura 5.2 Símbolo general del biestable y definición

de sus dos posibles estados de salida.

Hay dos posibles estados operativos para el FF: (1) Q =0, Q =1; y (2) Q =1, Q =0. El FF
tiene una o más entradas, ls cuales se emplean para definir que el FF alterne entre estos dos
estados. Como observaremos, cuando se pulsa una entrada para enviar el FF a cierto estado, el
FF permanecerá en ese estado aun después de que la entrada vuelva a ser normal. Ésta es su
característica de memoria.

El biestable, incidentalmente, se conoce por otros nombres, inclusive multivibrador

biestable, cerrojo y binario, pero en términos generales se utilizará biestable porque es la
designación más común en el campo digital. Existen otros elementos de memoria son utilizados
en los sistemas digitales; pero los biestables son los más versátiles debido a su alta velocidad
de operación, la facilidad con que se puede almacenar y extraer información de ellos y la
facilidad con que se pueden interconectar con compuertas lógicas.

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FLIP-FLOP SET-CLEAR (SC) DE LA COMPUERTA NAND

Un circuito FF básico se puede construir a partir de dos compuertas NAND acoplatas

transversalmente, como se muestra en la figura 5.3(a). Nótese que la salida de la compuerta
NAND-1 está conectada a una de las entradas de NAND-2 y viceversa. Las salidas, Q y Q , son
las salidas FF, las cuales, en condiciones normales, siempre serán inversas la una de la otra.
Las dos entradas FF se indicarán como PONER y LIMPIAR (SET-CLEAR ó INICIO-BORRAR)
por razones que se explicarán.

Figura 5.3 Un FF NAND tiene dos posibles estados de

reposo cuando “SET”=”CLEAR”=1.
Las entradas PONER (SET) y LIMPIAR (CLEAR) normalmente descansan en el estado
ALTO y una de ellas será pulsada a BAJO siempre que se quiera cambiar el estado de salida
del FF.

Damos inicio a nuestro análisis demostrando que hay dos estados de salida igualmente
probables cuando PONER=LIMPIAR=1. Una posibilidad se muestra en la figura 5.3(a), donde
se tiene que Q =0 y Q =1. Con Q =0, las entradas de NAND-2 son 0 y 1, las cuales producen
Q =1. El número 1 de Q ocasiona que NAND-1 tenga un 1 en ambas entradas a fin de producir
0 en Q . En efecto, lo que se tiene es el estado BAJO en la salida NAND-1 que produce un nivel
ALTO en la salida NAND-2 la cual, a su vez, conserva la salida NAND-1 en estado bajo.

La segunda posibilidad se muestra en la figura 5.3(b), donde Q =1 y Q =0. El estado

ALTO de NAND-1 produce un estado BAJO en la salida NAND-2, la cual, a su vez, conserva la
salida NAND-1 en estado ALTO. Así, hay dos posibles estados de salida cuando
PONER=LIMPIAR=1; como pronto se observará, el estado que realmente exista dependerá de
lo que haya ocurrido anteriormente en las entradas.

Ahora investiguemos lo que sucede cuando la entrada PONER se pulsa

momentáneamente en BAJO en tanto que LIMPIAR se conserva ALTA. La figura 5.4(a) muestra
lo que sucede cuando Q =0 antes de la pulsación. Cuando “PONER” se pulse a BAJO al tiempo

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t0, Q pasará a ALTO y éste estado ALTO forzará a Q a pasar a BAJO de manera que NAND-1
ahora tenga dos entradas BAJAS. Así pues, cuando PONER retorna al estado 1 al tiempo t1, la
salida NAND-1 permanece en ALTO la cual, a su vez, mantiene a la salida NAND-2 en estado
BAJO.

Figura 5.4 Pulsación de la entrada SET al estado 0, la cual

siempre producirá el estado de salida Q =1 y Q =0.

La figura 5.4(b) muestra lo que pasa cuando Q =1 y Q =0 antes de la aplicación de la

pulsación “PONER”. Ya que Q =0 ya conserva la salida NAND-1 en estado ALTO la pulsación
de BAJO en “PONER” no cambiará nada. De este modo, cuando “PONER” retorna a ALTO, las
salidas del FF se encuentran todavía en el estado Q =1 y Q =0.

Podemos resumir la figura 5.4 expresando que una pulsación BAJA en la entrada
“PONER” ocasionará que el FF termine en el estado Q =1. A esta operación se le
denomina fijación del FF. De hecho, el estado Q =1 se denomina asimismo estado fijo.

Ahora consideremos lo que sucede cuando la entrada LIMPIAR se pulsa a BAJO, en

tanto que “PONER” se mantiene en ALTO. La figura 5.5(a) muestra lo que pasa cuando Q =0 y
Q =1 antes de la pulsación. Ya que Q =0 ya conserva la salida NAND-2 en ALTO, la pulsación
baja en LIMPIAR no tendrá ningún efecto. Cuando LIMPIAR retorna al estado ALTO, las salidas
del FF siguen siendo Q =0 y Q =1.

La figura 5.5(b) muestra la situación donde Q =1 antes de la pulsación LIMPIAR. Cuando

LIMPIAR se pulse a bajo al tiempo t0, Q pasará a ALTO y éste estado ALTO obliga a Q a pasar
a BAJO de manera que NAND-2 tenga ahora dos entradas BAJAS. Así, cuando LIMPIAR
retorna a ALTA al tiempo t1, la salida NAND-2 permanece en ALTO el cual, a su vez, conserva
la salida NAND-1 en BAJO.

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Figura 5.5 La pulsación de la entrada CLEAR al estado BAJO

siempre producirá Q =0 y Q =1.
La figura 5.5 se puede resumir expresando que una pulsación BAJA en la entrada
LIMPIAR ocasionará que el FF termine en el estado Q =0. A esta operación se le llama
anulación del FF y el estado Q =0 se denomina también estado anulado.

El último caso que falta de considerarse es aquél donde las entradas “PONER y
LIMPIAR” se pulsan simultáneamente a BAJO. Esto producirá niveles ALTOS, en ambas salidas
NAND de modo que Q = Q = 1. Con toda claridad, ésta es una condición no deseada, ya que
las dos salidas se suponen inversas la una de la otra. Además, cuando las entradas “PONER” y
“LIMPIAR” retornen al estado ALTO, la salida FF resultante dependerá de cuál entrada retorne
primero a ALTO. Transiciones revolventes simultáneas al estado 1 producirán resultados
impredecibles. Por estas razones “PONER” = “LIMPIAR” = 0 nunca se utilizan intencionalmente
para el FF NAND.

RESUMEN DE FF NAND

La operación que se describió antes se puede colocar adecuadamente en una tabla de

verdad (figura 5.6) y se resume de la manera siguiente:

1. “PONER” = “LIMPIAR” = 1: Esta condición es el estado normal de descanso y no tiene

efecto alguno sobre el estado de salida del FF. Las salidas Q y Q permanecerán en el
estado en que se encontraban antes de presentarse esta condición de entrada.
2. “PONER” = 0, “LIMPIAR” = 1: Este estado siempre ocasionará que la salida pase al
estado Q = 1, donde permanecerá aún después de que “PONER” retorne a ALTO. A esto
se le denomina fijación del FF ó inicio del registro básico.
3. “PONER” = 1, “LIMPIAR” = 0: Esto siempre producirá el estado Q = 0, donde la salida
permanecerá aún después de que LIMPIAR pase a ALTO. A esto se le llama anulación
del FF ó borrado o reinicio del registro básico.

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4. “PONER” = “LIMPIAR” = 0: Esta condición intenta fijar y anular el FF (o el registro

básico) en forma simultánea y puede producir resultado ambiguos. No debe utilizarse.

Figura 5.6 (a) FF NAND (Registro Básico NAND); (b) Tabla de

verdad; (c) Símbolo del bloque simplificado.

La figura 5.6(c) muestra un representación de bloque simplificada que se utilizará algunas

veces. Las indicaciones S y C representan las entradas “PONER” y “LIMPIAR” y los circuitos
indican la naturaleza BAJA activa de estas entradas. Siempre que se utliza este símbolo, éste
representa un FF de una compuerta NAND.

FLIP-FLOP SET-CLEAR (SC) DE LA COMPUERTA NOR

Dos compuertas NOR acopladas transversalmente se pueden utilizar como un FF

“PONER” (SET) – “LIMPIAR” (CLEAR). O sea como un registro básico con compuerta NOR. La
disposición, que se muestra en la figura 5.7(a), es semejante al FF NAND excepto que las
salidas Q y Q tienen posiciones invertidas.

Figura 5.7 (a) FF NOR (Registro básico NOR); (b) Tabla de

verdad; (c) Símbolo del bloque simplificado.

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El análisis de la operación del registro básico NOR (FF NOR) se puede efectuar de la
misma forma que el registro básico NAND (FF NAND). Los resultados se dan en la tabla de
verdad de la figura 5.7(b) y se resume como sigue:

1. “PONER” = “LIMPIAR” = 0: Ésta es la condición normal de reposo del FF NOR (Registro

básico NOR) y no tiene efecto alguno sobre el estado de salida. Q y Q permanecerán en
cualquier estado en que se encontraran antes de ésta condición de entrada.
2. “PONER” = 1, “LIMPIAR” = 0: Esto siempre hará Q = 1, donde permanecerá aún
después de que “PONER” retorne a 0.
3. “PONER” = 0, “LIMPIAR” = 1: Esto siempre hará Q = 0, donde se quedará aún
después de “LIMPIAR” regrese a 0.
4. “PONER” = “LIMPIAR” = 1: Ésta condición intenta fijar y anular el FF al mismo tiempo y
produce Q = Q = 0. Si las entradas se regresan a 0 simultáneamente, el resultado de
salida es impredecible. Esta condición de entrada no se debe usar.

El FF de la compuerta NOR (registro básico de la compuerta NOR) opera exactamente igual

que el FF NAND (registro básico de la compuerta NAND) excepto que las entradas “PONER”
y “LIMPIAR” son ALTAS activas en vez de BAJAS activas y el estado normal de descanso
o reposo es “PONER” = “LIMPIAR” = 0. Q se fijará en ALTO por medio de una pulsación
ALTA en la entrada “PONER” y se anulará a BAJO por medio de una pulsación ALTA en la
entrada “LIMPIAR”. El símbolo de bloque simplificado del FF NOR (registro básico de la
compuerta NOR) de la figura 5.7(c) se muestra sin círculos en las entradas S y C, esto indica
que las entradas son ALTAS-activas.

SEÑALES DE UN CRONOMETRO ó RELOJ

Los sistemas digitales pueden operar en forma sincrónica o bien asincrónica. En los
sistemas asincrónicos, las salidas de circuitos lógicos pueden cambiar de estado en cualquier
momento que una o más de las entradas cambie. Un sistema asíncrónico es difícil de diseñar y
reparar.

En los sistemas sincrónicos, los tiempos exactos en los cuales alguna salida puede
cambiar de estados, se determina por medio de una señal que comúnmente se denomina
cronómetro (o de reloj) Esta señal de reloj es una serie de pulsaciones rectangulares o
cuadradas, como se muestra en la figura 5.8. La señal de reloj se distribuye a todas las partes
del sistema y muchas (no todas) de las salidas del sistema pueden cambiar de estado sólo
cuando el reloj hace una transición. Las transiciones (también denominadas flancos) se indican
en la figura 5.8. Cuando el reloj cambia de 0 a 1, a éste se le denomina transición de
pendiente positiva (TPP); cuando el reloj pasa de 1 a 0, a ésta se le conoce como transición
de pendiente negativa (TPN).

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Figura 5.8 Señales de un reloj.

FLIP-FLOP SINCRONIZADO POR RELOJ

Existen varios tipos de FF sincronizados por reloj. Las principales características, que son
comúnmente a todos ellos, son:

1. Todos los FF sincronizados por reloj, tienen una entrada de reloj que comúnmente se
indica como CLK, CK o CP. En muchos FF sincronizados por reloj, la entrada CLK es
disparada por flanco, lo que significa que es activada por una transición de la señal; esto
se especifica por la presencia de un pequeño triángulo sobre la entrada CLK.

En la figura 5.9(a) se activa la entrada CLK sólo cuando ocurre una transición con
pendiente positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la figura
5.9(b), se activa la entrada CLK sólo cuando se presenta una transición con pendiente
negativa (TPN), lo que se simboliza con un pequeño círculo.

2. Los FF sincronizados por reloj también poseen una o más entradas de control que
pueden tener varios nombres, lo que depende de su operación. Las entradas de control
no tendrán efecto sobre Q hasta que ocurra la transición activa del reloj. En otras
palabras, su efecto está sincronizado con las señales aplicadas en la entrada CLK. Por
ésta razón, estas entradas reciben el nombre de entradas sincrónicas de control.

Por ejemplo, las entradas de control FF en la figura 5.9(a) no tendrá efecto sobre Q
hasta que ocurra una TPP en la señal de reloj. Del mismo modo, las entradas de control
de la figura 5.9(b) no tendrán efecto hasta que se presente una TPN en la señal de reloj.

Figura 5.9 Los FF sincronizados por reloj tienen una entrada de reloj CLK que se activa (a) TPP o
(b) TPN. Las entradas de control determinan el efecto que tendrá la transición activa de
reloj.
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3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del FF
estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que
dispara el cambio.

FLIP-FLOP J-K SINCRONIZADO POR RELOJ

La figura 5.10 muestra un flip-flop J-K sincronizado por reloj disparado por la transición
con pendiente positiva de la señal de reloj. Las entradas J-K controlan el estado del FF. La
condición principal de éste FF es que J = K = 1 no generan una salida ambigua, para ésta
condición 11, el FF siempre pasará a su estado opuesto cuando se efectúe la transición con
pendiente positiva de la señal de reloj. A ésta operación se le denomina modo de
complemento. En éste modo, si J y K se dejan en estado ALTO, el FF pasará al estado
complementario con cada pulso de reloj.

Figura 5.10 Flip-flop J-K sincronizado por reloj que responde a la transición
con pendiente positiva de reloj.

La tabla de verdad de la figura 5.10 resume la forma en que el flip-flop J-K responde a la
forma TPP para cada combinación de J y K.

La figura 5.11 muestra el símbolo correspondiente a un FF J-K sincronizado por reloj que
se dispara con las transiciones con pendiente negativa de la señal de reloj. El círculo pequeño
en la entrada CLK indica que éste FF se disparará cuando la entrada CLK pase de 1 a 0.

Figura 5.11 Flip-flop J-K sincronizado por reloj que responde a la transición
con pendiente negativa de reloj.

El FF J-K es mucho más versátil que el S-C puesto que no tiene estados ambiguos. La
condición J = K = 1, la cual genera la operación de complemento, se usa ampliamente en todos

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los tipos de contadores binarios. En esencia, el FF J-K puede hacer cualquier cosa que el FF S-
C puede hacer, además de operar en el modo complemento.

FLIP-FLOP TIPO D

La figura 5.12 contiene el símbolo y la tabla de verdad para el FF D disparado por flanco
positivo (TPP). A diferencia de los FF S-C y J-K, el tipo D sólo tiene una entrada síncrona de
control, D, que proviene de dato. La operación del FF D es muy sencilla: Q va hacia el mismo
estado en que se encuentra la letra D cuando ocurre un TPP en CLK. En otras palabras, el nivel
presente en D será almacenado en el FF en el momento en que se presente una TPP.

Figura 5.12 Flip-flop tipo D que es disparado por transiciones de pendiente

positiva.

FLIP-FLOP TIPO T

Es aquel en el que la única entrada es la del disparador (reloj), y éste se obtiene en base
a un FF J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la
entrada T, el biestable cambia de estado (figura 5.13).

Figura 5.13 (a) Flip-flop tipo T que es disparado por transiciones de pendiente
positiva. (b) Comportamiento.
ENTRADAS ASINCRONICAS

En FF sincronizados por reloj se han estudiado las entradas J-K, D y T, las cuales se han
señalado como entradas de control. A estas entradas se les denomina también entradas
sincrónicas porque su efecto sobre la salida del FF se sincroniza con la entrada CLK. Como se
ha observado, las entradas sincrónicas de control deben utilizarse junto con una señal de reloj
para activar el FF.

Muchos FF con reloj también tienen una o más entradas asincrónicas que operan
independientemente de las entradas sincrónicas y de la entrada de reloj. Estas entradas
asincrónicas se pueden usar para fijar el FF en el estado 1 o en el estado 0. Las entradas

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asincrónicas son entradas dominantes que pueden servir para ignorar todas las entradas
a fin de colocar el FF en un estado u otro.

La figura 5.14 muestra un FF J-K con entradas asincrónicas designadas como PRE y
CLR. Estas entradas son entradas activas en BAJO como lo indican los pequeños círculos en
el símbolo del FF.

Figura 5.14 Flip-flop con entradas asincrónicas PRE y CLR.

Examinemos ahora los diversos casos.

1. PRE = CLR = 1: Las asincrónicas son inactivas y el FF está libre para responder a las
entradas J, K y CLK; en otras palabras, la operación sincronizada por reloj puede llevarse
acabo.

2. PRE = 0, CLR = 1: PRE está activado y Q va inmediatamente a 1 sin importar que

condiciones estén presentes en las entradas J, K y CLK. La entrada CLK no puede
afectar al FF mientras PRE = 0.

3. PRE = 1, CLR = 0: CLR es activado y Q va inmediatamente a 0 independientemente de

las condiciones presentes en las entradas J, K y CLK. La entrada CLK no puede afectar
al FF mientras CLR = 0.

4. PRE = CLR = 0: Esta condición no debe utilizarse ya que puede producir una entrada
ambigua.

PRE=INICIO=INICIO en CD=PREINICIO (PRE)=SP (inicio directo).

CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo).

Es importante comprender que estás entradas asincrónicas responden a niveles de CD

(corriente directa). Esto significa que si hay un cero constante en la entrada INICIO en CD, el
FF permanecerá en el estado Q = 1 independientemente de lo que ocurra en las otras entradas.
En forma análoga, un cero constante en la entrada BORRAR en CD mantiene el FF en el
estado Q = 0. Así, las entradas asincrónicas se pueden usar para conservar al FF en un estado

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específico en cualquier intervalo de tiempo que se desee. Sin embargo, con frecuencia las
entradas asincrónicas se utilizan para iniciar o borrar el FF al estado deseado mediante la
aplicación de un pulso momentáneo.

Muchos FF con reloj están disponibles como circuitos integrados que tendrán estos dos
tipos de entradas asincrónicas; algunos tendrán solamente la entrada BORRAR en CD. Algunos
FF tendrán entradas asincrónicas que son activas en ALTO. Para éstos, el símbolo del FF no
tendría un pequeño círculo en las entradas asincrónicas.

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PROCEDIMIENTO EXPERIMENTAL EN EL LABORATORIO:

1. Armar el circuito topológico siguiente:

CIRCUITO TOPOLÓGICO 1. Contiene 2 FF tipo S-C asincrónicos, uno hecho por

compuertas NAND y el otro hecho por compuertas NOR.

Utilizar diodos LED color verde para representar Q1 y Q2 y diodos LED color rojo para
representar Q 1 y Q 2 .

2. Comprobar sus tablas de verdad que se mencionaron con anterioridad.

3. Armar el circuito topológico siguiente:

CIRCUITO TOPOLÓGICO 2. Contiene los FF J-K, D y T, los tres sincronizados por reloj,
cada uno con dos entradas asincrónicas INICIO (PRE) y BORRAR (CLR).

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Utilizar diodos LED color verde para representar Q1, Q2 y Q3 diodos LED color rojo para
representar Q 1 , Q 2 y Q 3 y un diodo color amarillo para Dr.

En el circuito topológico 2, los canales del DIP switch: el 1 representa a J, el 2 a K, el 3 a

D, el 4 a PRE y el 5 a CLR. El diodo LED Dr muestra los pulsos de reloj.

4. Consultar las configuraciones internas de los circuitos integrados a utilizar en la hoja de

datos de cada circuito integrado.

5. Ajustar el preset (ó potenciómetro) a su máxima resistencia para que nos permita ver las
pulsaciones del reloj lo más lentamente posible.

6. Colocar todos los canales del DIP en circuito abierto (OFF).

7. Cuando se vayan a comprobar las tablas de verdad de los FF J-K y T, realizar los
cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor
como dependen las entradas de control (sincrónicas) del flanco negativo del reloj.

8. Comprobar las tablas de verdad del FF J-K disparado por flanco negativo (TPN), éste FF
está representado por Q1 y Q 1 en el circuito topológico 2. Donde J es el canal 1 del DIP y
K es el canal 2 del DIP. (CI 74LS76).

9. Observar como al dar un pulso en J, Q guarda ese valor aún después de ser retirado el
pulso, hasta que este valor sea borrado (activado K).

10. Comprobar la tabla de verdad del FF tipo D, que en éste caso es disparado por flanco
positivo (TPP). En el circuito topológico 2, está representado por Q3 y Q 3 . En el DIP, la
entrada de control D se encuentra en el canal 3. (CI 74LS74).

11. Observar el FF tipo D que está representado por Q2 y Q 2 , como se realiza su

complemento justo cuando Dr pasa de 1 a 0. (CI 74LS76).

12. Llevar las entradas de control J y K a 1.

13. Disminuir la resistencia del preset con el desarmador.

14. Cerrar el canal 4 del DIP, activando así la entrada asincrónica PRE, observar que sucede
con el circuito.

15. Regresar a OFF la entrada 4 del DIP (desactivar PRE).

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16. Cerrar el canal 5 del DIP, que es la entrada asincrónica CLR, y observar que sucede en
el circuito.

17. Conectarle un inversor al pulso de reloj, para que a los circuitos integrados llegue la
señal de reloj invertida.

18. Anotar las observaciones.

19. Entregar en el reporte correspondiente a esta práctica el diagrama de la configuración

interna de los circuitos integrados utilizados.

20. Entregar en el reporte correspondiente el diagrama lógico del circuito topológico

realizado en el software de simulación MULTISIM.

NOTA: El alumno o el equipo de trabajo deberá presentarse al laboratorio con los circuitos anteriores ya armados,
además de buscar y consultar la hoja de datos de cada uno de los circuitos integrados a utilizar.

CUESTIONARIO:

1. ¿Qué sucede cuando es activada la entrada asincrónica PRE en los LED?

2. ¿Qué sucede cuando es activada la entrada asincrónica CLR en los LED?

3. ¿Qué tipo de flanco es el que dispara a los FF utilizados?

4. Cuando invertiste el pulso de reloj ¿cómo se comportó el disparo por flanco?

5. Cuando llevaste las entradas J y K a 1 ¿este FF se comporto como tipo T?

6. ¿De qué manera podrías hace el FF S-C sincronizado por reloj?

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Parte2. Registros de corrimiento.

OBJETIVO DE LA PRÁCTICA: El alumno comprobará en el laboratorio la transferencia de

datos en serie y en paralelo, utilizando en la transferencia
en serie los registros de corrimiento.

MATERIAL NECESARIO: Una fuente de voltaje de 5 V.

Diez LED.
Un DIP.
Una tablilla de conexiones (protoboard).
Las siguientes resistencias:
Una de 22KΩ (R1), cinco de 1KΩ (R3) y diez de 330Ω.
Un push boton (para el reset o reinicio).
Un PRESET de 1MΩ (R2). O un POTENCIOMETRO.
Un capacitor de 1µF.
Los siguientes circuitos integrados (TTL):
Un LM555, tres 74LS76 y un 74LS273.
Un desarmador pequeño para ajustar el PRESET.
Alambre para conexiones.
Manual NTE o ECG.

ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Por mucho, el uso de los multivibradores biestables (flip-flop), MVB, es para

almacenamiento de datos o información. Los datos pueden representar valores numéricos (por
ejemplo, números binarios decimales codificados en BCD). Estos datos generalmente se
almacenan en grupos de multivibradores llamados registros.

La operación que se realiza con más frecuencia sobre los datos almacenados en un FF o
registro es la transferencia. Esta operación comprende la transferencia de datos de un FF o
registro a otro. La figura 5.15, ilustra la forma en que la transferencia de datos puede llevarse
acabo entre dos multivibradores mediante el uso de FF tipo S-C, J-K y D. En éste caso, el valor

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lógico que está almacenado normalmente en el FF A es transferido al FF B en la TPN

(Transición de pendiente negativa) del pulso transferencia. De este modo, después de ésta
TPN la salida B será la misma que la salida A.

Figura 5.15 Operación de transferencia síncrona de datos

efectuada por diversos tipos de FF.
Las operaciones de transferencia de la figura 5.15 son ejemplos de transferencia
síncrona, puesto que las entradas sincrónicas y CLK se utilizan para realizar la transferencia.
Una operación de transferencia puede obtenerse así mismo utilizando las entradas asíncronas
de un FF. La Figura 5.16 muestra como obtener una transferencia asíncrona utilizando las
entradas PREINICIO y BORRAR de cualquier tipo de FF. Aquí las entradas asíncronas
responden a niveles BAJOS.

Figura 5.16 Operación de transferencia asíncrona de datos.

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Cuando la línea HABILITACIÓN DE LA TRANSFERENCIA se mantiene en estado

BAJO, las dos salidas de la compuerta NAND se conservan en ALTO, sin efecto de las salidas
del FF. Cuando la línea HABILITACIÓN DE LA TRANSFERENCIA se hace ALTA, una de las
salidas de la compuerta NAND pasará a BAJO dependiendo de las salidas A y A . Este estado
iniciará (PRE) o borrara (CLR) el FF B al mismo estado que el multivibrador A . Esta
transferencia asíncrona se hace independientemente de las entradas síncronas y CLK del FF.
Se denomina así mismo como transferencia no secuencial, puesto que los datos llegan al FF B
aunque las entradas síncronas sean activas.

TRANSFERENCIA DE DATOS PARALELA

La figura 5.17, muestra la transferencia de datos de un registro a otro mediante el uso de

FF tipo D. El registro X consta de los FF X 1 , X 2 y X 3 ; el registro Y consta de los FF Y1 , Y2 y
Y3 . Cuando se aplique el pulso transferencia, el valor almacenado en X 1 será transferido a Y1 ,
X 2 a Y2 y X 3 a Y3 .

Es importante comprender que la transferencia paralela no cambia el contenido del

registro que sirve como fuente de datos.

Figura 5.17 Transferencia paralela del contenido del registro

X al registro Y.

TRANSFERENCIA DE DATOS SERIAL: REGISTROS DE CORRIMIENTO

Antes de describir la transferencia de datos serial, primero es necesario examinar la

constitución del registro básico de corrimiento. Un registro de corrimiento es un grupo de
multivibradores (FF) conectado de tal forma que los números binarios almacenados en él son
desplazados de un FF al siguiente con cada pulso de reloj. Sin duda, ya se conoce la forma de
operar las calculadoras electrónicas, en que los dígitos que aparecen sobre la pantalla se

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desplazan hacia la izquierda cada vez que se proporciona un nuevo dígito. Esta es la acción
que se lleva acabo en un registro de corrimiento.

La figura 5.18(a), muestra una forma de conectar varios FF tipo J-K para que funcionen
como un registro de corrimiento de cuatro bits. Nótese que los FF están conectados de manera
que la salida X 3 , se transfiere en X 2 , X 2 en X 1 y X 1 en X 0 . Esto significa que, hasta la
incidencia del pulso de corrimiento, cada FF toma el valor almacenado anteriormente en el FF
almacenado a su izquierda. El FF X 3 tima un valor determinado por las condiciones presentes
en sus entradas J y K cuando ocurre el pulso de corrimiento. Por ahora supondremos que las
entradas J y K de X 3 , están conectadas a la forma de onda de ENTRADA DE DATOS que se
muestra en la figura 5.18(b). También se supondrá que todos los FF se encuentran en estado 0
antes de aplicarse los pulsos de corrimiento.

Figura 5.18 Registro de corrimiento de 4 bits.

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Las formas de onda de la figura 5.18(b), muestran la forma en que los datos de entrada
pasan de la izquierda a la derecha de un FF a otro cuando se aplican los pulsos de corrimiento.
Cuando ocurra la primera TPN al tiempo T1, cada uno de los FF X 2 , X 1 y X 0 tendrán la
condición J = 0, K = 1 presente en sus entradas debido al estado del FF de la izquierda. El FF
X 3 tendrá la condición J = 0, K = 1, debido a la ENTRADA DE DATOS. El FF X 2 pasará
ALTO, el FF X 3 pasará a BAJO y los FF X 1 y X 0 permanecerán en BAJO.

Se puede emplear un razonamiento semejante para determinar la forma en que las

formas de onda cambian al tiempo T3 y T4. Note que cada TPN de los pulsos de corrimiento,
cada salida del FF toma el nivel que se encontraba presente en la salida del FF a su izquierda
antes de la TPN. Por supuesto, X 3 toma el nivel que estaba presente en la ENTRADA DE
DATOS anterior a la TPN.

REQUSITO DE TIEMPO DE RETENCION

En este arreglo de registro de corrimiento es necesario que los FF tengan un requisito de

tiempo de retención muy pequeño, porque hay instantes en que las entradas J y K se
encuentran cambiando casi al mismo tiempo que la transición CLK. Por ejemplo, la salida X 3
cambia de 1 a 0 en respuesta a la TPN al tiempo T2, ocasionando que las entradas J y K de X 2
cambien mientras su entrada CLK se encuentra cambiando. En realidad debido al retardo en la
propagación de X 3 , las entradas J y K de X 2 no cambiarán en un tiempo corto después de la
TPN. Por esta razón, debe implantarse un registro de corrimientos a partir de FF disparados por
flanco que tengan un valor tH menor que el retardo de propagación del FF (del CLK a la salida).
Este último requisito se cumple fácilmente con los FF más modernos disparados por flanco.

TRANSFERENCIA SERIAL ENTRE REGISTROS

La figura 5.19 muestra dos registros de corrimiento de tres bits conectados de modo que
el contenido del registro X será transferido al registro Y. Se utilizan FF tipo D por cada registro
de corrimiento, ya que esto requiere de menos conexiones que los FF J-K. Nótese la forma en
que X 0 , el último FF del registro X, está conectado a la entrada Y2 , primer registro de Y. De
esta menera cuando se aplican pulsos de corrimiento, la transferencia de la información se
lleva acabo como sigue:

X2  X1  X0  Y2  Y1  Y0 . El FF X 2 pasará a estados determinados por su entrada D. Por

ahora, D se mantendrá en BAJO, de modo que X 2 pasará a bajo en el primer pulso y ahí se
quedará.

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Para ilustrar lo anterior, supóngase que antes de que se aplique algún pulso, el contenido
del registro X es 101 (es decir X 2 = 1, X 1 = 1 y X 0 = 1) y el registro Y se encuentra en 000.
Consulte la tabla de la figura 5.19(b), la que muestra la forma en que los estados de cada FF
cambian cuando se aplican los pulsos de corrimiento. Deben observarse los siguientes puntos:
 En la TPN de cada pulso, cada FF toma el valor que estaba almacenado en el FF a su
izquierda antes de que ocurra el pulso.

 Después de tres pulsos, el primero que inicialmente se encontraba en X 2 está en Y2 , el 0

que al principio estaba en X 1 está en Y1 y el 1 que estaba en X 0 está en Y0 . En otras
palabras, el número 101 almacenado en X has sido transmitido ahora al registro Y. El
registro X se encuentra en 000; no tiene ya la forma original.

 La transferencia completa de los tres bits de datos requiere de tres pulsos de corrimiento.

Figura 5.19 Transferencia serial del registro X al registro Y.

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TRANSFERENCIA SERIAL CONTRA PARALELA

En la transferencia paralela, TODA la información es transferida simultáneamente por un

comando único sin importar cuantos bits se transfieran.

En la transferencia serial como lo ejemplifica la figura 5.19, la transferencia completa de N

bits de información requiere de N pulsos de reloj.

La transferencia paralela por tanto, es obviamente mucho más rápida que la transferencia
serial usando registros de corrimiento. En la transferencia paralela, la salida de cada FF del
registro X se conecta a una entrada correspondiente a del FF en el registro Y.

En la transferencia serial, sólo el último FF del registro X se conecta al registro Y. En

general la transferencia paralela necesita más interconexiones de entrada al registro emisor (X)
y el receptor (Y) que la transferencia serial.

Esta diferencia se hace más obvia cuando se transfiere un número mayor de bits de
información. Esta es una consideración importante cuando los registros emisor y receptor
están separados uno del otro, ya que determina cuantas líneas (alambres) se necesitan en la
transmisión de información.

La elección de la transmisión paralela o serial depende de la aplicación del sistema y de

las especificaciones. Con frecuencia, se usa una combinación de los dos tipos para sacar
ventaja de la velocidad de la transmisión paralela y de la economía y simplicidad de la
transferencia serial.

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PROCEDIMIENTO EXPERIMENTAL

 Observar en la hoja de datos correspondiente las configuraciones internas del 74LS76 y

74LS273.

 Armar el circuito topológico siguiente:

 Ajustar el preset a una frecuencia que sea observable en los LED.

 Oprimir el push-botton, y observar a los tras pulsos de reloj, como el registro X a quedado
den el registro Y como lo ilustra la figura 5.19. Al oprimir el botón, se está preiniciando X 2 y
X 0 de tal forma que se obtiene 101 en el registro X.

 Oprimir nuevamente el botón cuando el LED Dr se encuentre apagado y posteriormete

cuando se encuentre encendido. Anotar lo observado.

 Armar el siguiente circuito topológico:

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 Abrir todos los canales que se utilizan en el DIP.

 Elegir el registro X (4 bits) que se requiere transferir ( X 3 , X 2 , X 1 , X 0 ), al registro Y

( Y3 , Y2 , Y1 , Y0 ) manipulando los canales del DIP del 1 al 4.

El botón, es el que borra el registro Y en los FF tipo D; en el circuito integrado es la Terminal

1, y ésta se activa en BAJO

 Cerrar el canal 8 del DIP.

 Observar la transferencia del registro.

 Realizar varias transferencias.

 Armar el siguiente circuito topológico: (en éste caso los registros X e Y son de 3 bits)

 Ajustar el preset a su máxima resistencia para obtener una baja frecuencia de reloj.

 Cerrar el canal 4 del DIP (subir el boton).

 Cerrar el canal 1 del DIP y observar lo que sucede en los LED.

 Abrir el canal 1 del DIP.

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 Abrir y cerrar el canal 1 del DIP a la misma frecuencia del reloj para obtener en los 3
primeros LED ( X 2 , X 1 , X 0 ) 101, ya obtenido este registro abrir el canal 4 del DIP, para evitar
la llegada del pulso de reloj al circuito integrado 74LS273, y evitar que siga el recorrido del
registro.

 Ya observado el registro 101 en los primeros LED, cerrar el canal 4 del DIP y contar 5 pulsos
de reloj y volver a abrir el canal 4 del DIP.

 Observar como se recorrió el registro 101 ( X 2 , X 1 , X 0 ) a los tres últimos LED ( Y2 , Y1 , Y0 ).

 Anexar una conexión: conectar la terminal 3 con la terminal 19.

 Observar y explicar lo que sucede.

CUESTIONARIO

1. ¿Cuál es el método más rápido para transferir datos de un registro a otro: transferencia
serial o transferencia paralela?

2. ¿Cuál es la ventaja principal de la transferencia serial sobre la transferencia paralela?

3. ¿Qué sucedió en el circuito topológico que utiliza FF tipo D, al anexar la conexión de la

terminal 3 con la 9?

4. ¿Por qué?

5. Si tu necesitaras transferir un dato que consta de 16 bits de un registro a otro, ¿cuál de

los dos métodos utilizarias?

6. Respecto a la pregunta anterior, ¿qué tipo de FF utilizarías: J-K o D?

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