Scribd
Cargar
38 vistas4 páginas

Informe 9

El informe detalla la implementación de registros de desplazamiento de 4 bits utilizando VHDL en un laboratorio. Se presentan dos ejercicios que muestran el código y la arquitectura de los registros, así como los resultados de las simulaciones. Las conclusiones destacan la observación del funcionamiento de los registros a través de las formas de onda generadas en la simulación.

Cargado por

Samuel Diaz
Derechos de autor
© © All Rights Reserved
Nos tomamos en serio los derechos de los contenidos. Si sospechas que se trata de tu contenido, reclámalo aquí.
Formatos disponibles
Descarga como PDF, TXT o lee en línea desde Scribd
38 vistas4 páginas

Informe 9

El informe detalla la implementación de registros de desplazamiento de 4 bits utilizando VHDL en un laboratorio. Se presentan dos ejercicios que muestran el código y la arquitectura de los registros, así como los resultados de las simulaciones. Las conclusiones destacan la observación del funcionamiento de los registros a través de las formas de onda generadas en la simulación.

Cargado por

Samuel Diaz
Derechos de autor
© © All Rights Reserved
Nos tomamos en serio los derechos de los contenidos. Si sospechas que se trata de tu contenido, reclámalo aquí.
Formatos disponibles
Descarga como PDF, TXT o lee en línea desde Scribd

SISTEMAS DIGITALES

INFORME 9. REGISTROS DE DESPLAZAMIENTO CON VHDL

SAMUEL DIAZ FRAGOZO T00061497

PROFESOR: JUAN CARLOS MARTINEZ

UNIVERSIDAD TECNOLOGICA DE BOLIVAR

CARTAGENA, COLOMBIA

2021
Ejercicio 6_8

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY Laboratorio9_1 IS
PORT (n_cp, serdata : IN std_logic;
q : OUT std_logic_vector(3 DOWNTO 0));
END Laboratorio9_1;

ARCHITECTURE arc OF Laboratorio9_1 IS


SIGNAL stm: std_logic_vector(3 DOWNTO 0);

BEGIN
PROCESS (n_cp)
BEGIN
IF (n_cp'EVENT AND n_cp='0' )THEN
stm(3)<= serdata;
stm(2)<= stm(3);
stm(1)<= stm(2);
stm(0)<= stm(1);

END IF;
q<=stm;
END PROCESS;
END arc;
Ejercicio 6_9

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY Laboratorio9 IS
PORT (n_cp, pl : IN std_logic;
par_data : IN std_logic_vector(3 DOWNTO 0);
q : OUT std_logic_vector(3 DOWNTO 0));
END Laboratorio9;

ARCHITECTURE arc OF Laboratorio9 IS


SIGNAL stm : std_logic_vector (3 DOWNTO 0);
BEGIN
PROCESS (n_cp , pl )
BEGIN
IF (pl='1')THEN
stm<=par_data;
ELSIF (n_cp'EVENT AND n_cp='0' ) THEN
stm(3)<= '0';
stm(2)<= stm(3);
stm(1)<= stm(2);
stm(0)<= stm(1);
END IF;
q<=stm;
END PROCESS;
END arc;
RESULTADOS
Ejercicio 13_8

Ejercicio 13_9

Conclusiones
Mediante este laboratorio pudimos observar el funcionamiento de los registros de
desplazamiento , en este caso lo podemos observar de 4 bits y lo realizamos mediante
código vhdl y podemos observar las formas de ondas de la simulación de estos registros .

También podría gustarte