SISTEMAS DIGITALES
INFORME 5: DISEÑO DE APLICACIONES CON VHDL Y LPMs
SAMUEL DIAZ FRAGOZO T00061497
PROFESOR: JUAN CARLOS MARTINEZ
UNIVERSIDAD TECNOLOGICA DE BOLIVAR
CARTAGENA, COLOMBIA
2021
Ejercicio 7_25
Build a block design file for a 4-bit adder using the macro-function for the
74283 fixed-function IC. Group the A inputs, B inputs, and SUM outputs as
busses. Simulate several different additions as you monitor the results on
the SUM bits and Cout
Ejercicio 7_27
Build a block design file for a 4-bit adder using the macro-function for the
74283 fixed-function IC. Group the A inputs, B inputs, and SUM outputs as
busses. Simulate several different additions as you monitor the results on
the SUM bits and Cout
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
ENTITY ex7_27 IS
PORT
(
astring : IN std_logic_vector (7
DOWNTO 0);
bstring : IN std_logic_vector (7
DOWNTO 0);
bcd_result : OUT std_logic_vector (7 DOWNTO
0)
);
END ex7_27 ;
ARCHITECTURE arc OF ex7_27 IS
SIGNAL bin_result : std_logic_vector (7
DOWNTO 0);
BEGIN
bin_result <=astring+bstring;
PROCESS (astring,bstring)
BEGIN
IF bin_result>"01001"
THEN bcd_result<=bin_result+"0110";
ELSE bcd_result<=bin_result;
END IF;
END PROCESS;
END arc;
Ejercicio 7-27 Modificado
Modifique el código del punto anterior para indicar error cuando el valor de alguna de las
entradas no corresponda a un código BCD válido. Para la simulación sumar los cuatro
dígitos
menos significativos con los dígitos más significativos.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
ENTITY laboratorio5_3 IS
PORT
( astring : IN std_logic_vector (7 DOWNTO 0);
bstring : IN std_logic_vector (7 DOWNTO 0);
bcd_result : OUT std_logic_vector (7 DOWNTO 0)
);
END laboratorio5_3 ;
ARCHITECTURE arc OF laboratorio5_3 IS
SIGNAL bin_result_a : std_logic_vector
(7 DOWNTO 0);
SIGNAL bin_result_b : std_logic_vector (7 DOWNTO 0);
BEGIN
bin_result_a <=astring; bin_result_b <=bstring;
PROCESS (astring,bstring)
BEGIN
IF (bin_result_a OR bin_result_b) > "01001"
THEN bcd_result<="11111111";
ELSE bcd_result<="00000000";
END IF;
END PROCESS;
END arc;
RESULTADOS
Ejercicio 7_25
Ejercicio 7_27
Ejercicio 7-27 Modificado
Conclusiones
Mediante este laboratorio pudimos realizar un diseño utilizando vhdl y lpm en el caso del
ejercicio 7-27 realizamos un sumador de 2 dígitos para 4 bits mediante código vhdl , para
este también realizamos una variación que mostrara un error cuando no fuera valido el bcd,
mientras que en ejercicio 7-25 hicimos esto mismo en forma esquemática , lo que nos
permitió ver desde diferentes formas la utilización e implementación de un sumador de 2
dígitos para 4 bits.
