UNIVERSIDAD NACIONAL MAYOR SE SAN
MARCOS
FACULTAD DE INGENIERIA ELECTRÓNICA, ELÉCTRICA,
TELECOMUNICACIONES Y BIOMÉDICA.
MICRO Y NANO SISTEMAS ELECTRÓNICOS
LABORATORIO Nº1
LAYOUT DE TRANSSITORES MOS
DOCENTE: ALARCON MATUTTI, RUBEN
ALUMNO: VERA BRICEÑO, YERSSON JHONATAN
HORARIO: 18-20hrs
CODIGO: 17190035
LABORATORIO N°1
LAYOUT DE TRANSISTORES MOS
A) TRANSISTOR N-MOS
1. Revisar el modelo teórico de Spice Shichman Hodges (nivel1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en zona de corte, lineal,
saturación. Interprete el layout realizado por Ud.
Utilizando el software MicroWind2, se realiza el diseño físico o layout del
transistor MOS tipo N. Para ello se utiliza la difusión tipo n que esta de color verde
y polysilicium de color rojo.
Como se puede apreciar en la figura 1, se tiene el layout del transistor en donde la
difusión polysilicium es el GATE del transistor y la difusión de tipo N forma el
drenador y source. Además, el sustrato o bulk viene a ser la parte que esta debajo de
las otras dos difusiones, es decir que viene a ser la pantalla, que está conectado a
tierra.
BULK DRAIN GATE SOURCE
Figura 1. Layout del transistor N-MOS
A continuación, se aplica señales cuadradas tanto en el gate como en el drain, para
luego poder observar lo que se obtienen en el source.
Figura 2. Asignación de señales a los terminales.
Figura 3. Especificaciones para las señales aplicadas.
Ecuaciones características del transistor N-MOS en sus tres zonas de
trabajo.
Zona de
corte
Zona lineal
u óhmica
Zona de
saturación.
2. Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista d3D, identifique los parámetros de dimensiones del layout.
Características estáticas.
Como se puede notar en la figura siguiente, se muestra las características
estáticas del transistor diseñado, donde se aprecian las tres zonas: corte,
lineal y saturación.
Comportamiento dinámico.
En la figura siguiente se puede visualizar el comportamiento dinámico del
transistor en forma de ondas o señales. Se visualiza que el transistor N-
MOS puede transferir correctamente el “0” lógico, pero el “1” lógico se
nota degradado, y esto es debido a las capacidades parásitas existentes en el
transistor.
Vista de corte.
Vista 3D
Parámetros de dimensiones del layout
Como se puede apreciar en la siguiente figura, el software nos brinda el
valor de las dimensiones físicas del canal por donde circula la corriente del
drenador a fuente.
3. Muestre la descripción *cir (spice) del layout, describa el significado de cada
línea de la descripción, identifique las dimensiones W y L del transistor,
muestre en el layout la ubicación de las capacidades parásitas y su valor.
- Descripción *.cir
CIRCUIT C:\Users\yerss\Desktop\UNMSM\UNMSM-8VO-CICLO\MICRO-
NANO SISTEMAS ELECTRÓNICOS\LABORATORIO\TransNMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal // Describe la tecnología utilizada por el
microwind2.
*
VDD 1 0 DC 2.50 // Describe el voltaje entre el nodo 1 y tierra , el cual es de 2.5v
VVdrain 3 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N) // Describe el
voltaje del drenador o Drain y que es medido desde el nodo 3 a tierra. Muestra los
valores de tiempo de subida y de bajada que fueron inicialmente insertados.
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) // Describe el
voltaje del gate y que es medido desde el nodo 4 a tierra. Muestra los valores de
tiempo de subida y de bajada que fueron inicialmente insertados.
*
* List of nodes // Nodos
* "Vsource" corresponds to n°2 // Vsource corresponde al nodo 2
* "Vdrain" corresponds to n°3 // Vdrain corresponde al nodo 2
* "Vgate" corresponds to n°4 // Vgate corresponde al nodo 2
*
* MOS devices
MN1 3 4 2 0 TN W= 3.75U L= 0.75U // identifica como transistor tipo N con
W=3.75 um y L=0.75um
*
C2 2 0 1.949fF // La capacidad parásita entre el Vsource y tierra es de 1.949fF
C3 3 0 1.949fF // La capacidad parásita entre el Vdrain y tierra es de 1.949fF
C4 4 0 0.300fF // La capacidad parásita entre el Vgate y tierra es de 1.949fF
*
* n-MOS Model 3 : // Muestra el modelo del transistor y por defecto es el Model 3
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
En la figura 4 se puede apreciar una vista de corte del transistor que se esta
construyendo y podemos notar claramente los terminales, gate, drain y source. Las
capacidades parásitas se hallan entre cada terminal y tierra.
Es decir, que la capacidad parasita para la compuerta gate sería entre el
terminal gate (color rojo) y tierra. La capacidad parásita del drenador sería la que
existe entre el terminal drain (color verde) y tierra. Y del mismo modo para la
capacidad parásita del source.
Figura 4. Vista de corte del layout.
4. Proponga un procedimiento para hallar la resistencia de conducción del
transistor (cuando opera en la zona de saturación). Considere el modelo de
Shichman Hodges y asuma los parámetros de acuerdo con su layout.
De la ecuación característica del transistor en la zona de saturación:
KW
I D= ( V GS−V T )2 . ( 1+ λ V D S )
2L
Como la corriente que pasa desde el drenador a surtidor es I D y el voltaje entre
drenador y surtidor es de V DS , entonces, si se desea calcular la resistencia que esta
presente en esa zona de saturación, se debería encontrar una relación de V DS /I D,
por lo que si se despeja y se da forma a la ecuación se obtiene lo siguiente:
2L
=( 1+ λ V DS ) / I D
KW . ( V GS−V T )2
2L
=( 1/ I D + λ V DS / I )
KW . ( V GS−V T )2 D
2L
=( 1/ I D + λ R D S )
KW . ( V GS−V T )2
2L
RDS= −1/ I D
KW . ( V GS−V T )2
Finalmente si se desea calcular el valor exacto, se debe ir al datasheet del
dispositivo en particular para obtener los parámetros adicionales como la constante
K y el voltaje umbral, ya que el W y L ya se conoce por el diseño realizado.
B) TRANSISTOR P-MOS
1. Revisar el modelo teórico de Spice Shichman Hodges (nivel1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en zona de corte, lineal,
saturación. Interprete el layout realizado por Ud.
Utilizando el software MicroWind2, se realiza el diseño físico o layout del
transistor MOS tipo P.
Pero para este caso, a diferencia del transistor N-MOS, primero se debe definir el
pozo N well o sustrato. Y luego se procede del mismo modo, pero utilizando la
difusión tipo P y el polysilicium.
Luego se debe polarizar a VDD y se colocan las difusiones necesarias para el
transistor P-MOS.
A continuación, se procede a colocar señales cuadradas, tanto en el drain como en
le gate, y así poder visualizar la forma de onda que arrojara el source.
En la siguiente imagen se pueden visualizar las especificaciones que se colocaron
en las señales cuadradas en el drain y gate.
Ecuaciones características del transistor P-MOS en sus tres zonas de
trabajo.
Zona de
corte
Zona lineal u óhmica
Zona de saturación.
2. Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Características estáticas
Tal como se puede ver en la imagen, la gráfica describe las características
estáticas del transistor diseñado, además se aprecian las tres zonas de
trabajo del transistor: corte, lineal y saturación.
Comportamiento dinámico
Con la imagen que se muestra a continuación, se pretende describir el
comportamiento dinámico del transistor que se esta diseñando en forma de
ondas o señales. Para este caso, al tratarse de un transistor tipo P, los “0”
lógicos son los que no se transmiten correctamente, por lo contrario, se nota
una degradación debida a las capacidades parásitas que existen en el
transistor propio de su composición. En cambio, los “1” lógicos si se
transmiten de forma completa y sin degradación.
Vista de corte
Vista 3D
Parámetros de dimensiones del layout
Como se puede apreciar en la imagen siguiente, el software ya nos arroja
valores para las dimensiones físicas del canal de conducción del transistor,
tal como el W y L.
3. Muestre la descripción *cir (spice) del layout, describa el significado de cada
línea de la descripción, identifique las dimensiones W y L del transistor,
muestre en el layout la ubicación de las capacidades parásitas y su valor.
- Descripción *.cir
CIRCUIT C:\Users\yerss\Desktop\UNMSM\UNMSM-8VO-CICLO\MICRO-
NANO SISTEMAS ELECTRÓNICOS\LABORATORIO\TransPMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal // Describe al tecnología que esta
usando el software.
*
VDD 1 0 DC 2.50 // Describe el voltaje de polarización que tiene un valor de
2.5 v y además se le nombra nodo 1 a este voltaje.
VVdrain 4 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N) // Describe al
voltaje del drenador, y se le nombra nodo 4, además muestra los tiempos de
subida y bajada.
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) // Describe al
voltaje de la compuerta y se le nombra nodo 4, además muestra los tiempos de
subida y bajada.
*
* List of nodes // Lista de nodos
* "Vsource" corresponds to n°3 // Indica que al voltaje de la fuente o source se
le está denotando como nodo 3.
* "Vdrain" corresponds to n°4 // Indica que al voltaje del drenador o drain se le
está denotando como nodo 4.
* "Vgate" corresponds to n°5 // Indica que al voltaje de la compuerta o gate se
le está denotando como nodo 5.
*
* MOS devices
MP1 4 5 3 1 TP W= 3.13U L= 0.63U // Indica que el software lo está
clasificando al transistor como de tipo P y además muestra los valores de las
dimensiones del canal por donde circula la corriente, es decir, W= 3.13um y
L=0.63 um.
*
C2 1 0 10.971fF // Indica que las capacidades parásitas entre VDD y tierra es de
10.971 fF.
C3 3 0 1.768fF // Indica que las capacidades parásitas entre source y tierra es
de 10.971 fF.
C4 4 0 1.768fF // Indica que las capacidades parásitas entre drenador y tierra
es de 10.971 fF.
C5 5 0 0.225fF // Indica que las capacidades parásitas entre gate y tierra es de
10.971 fF.
*
* n-MOS Model 3 : // Indica el modelo del transistor diseñado y que por
defecto es model 3
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
4. Proponga un procedimiento para hallar la resistencia de conducción del
transistor (cuando opera en la zona de saturación). Considere el modelo de
Shichman Hodges y asuma los parámetros de acuerdo con su layout.
Del mismo modo que para la pregunta anterior se procede del siguiente modo.
De la ecuación característica del transistor en la zona de saturación:
KW 2
I D= ( V −V T ) . ( 1+ λ V DS )
2 L GS
Como la corriente que pasa desde el drenador a surtidor es I D y el voltaje entre
drenador y surtidor es de V DS , entonces, si se desea calcular la resistencia que está
presente en esa zona de saturación, se debería encontrar una relación de V DS /I D,
por lo que si se despeja y se da forma a la ecuación se obtiene lo siguiente:
2L
=( 1+ λ V DS ) / I D
KW . ( V GS−V T )2
2L
=( 1/ I D + λ V DS / I )
KW . ( V GS−V T )2 D
2L
=( 1/ I D + λ R D S )
KW . ( V GS−V T )2
2L
RDS= −1/ I D
KW . ( V GS−V T )2
Finalmente, si se desea calcular el valor exacto, se debe ir al datasheet del
dispositivo en particular para obtener los parámetros adicionales como la constante
K y el voltaje umbral, ya que el W y L ya se conoce por el diseño realizado.
