Saul Azcona 2012-1905

PONTIFICIA UNIVERSIDAD CATÓLICA MADRE Y MAESTRA

FACULTAD DE CIENCIAS DE LAS INGENIERÍAS

DEPARTAMENTO DE INGENIERÍA ELECTRÓNICA Y ELECTROMECÁNICA

LABORATORIO DE CIRCUITOS LÓGICOS

Práctica 5:

CIRCUITOS INTEGRADOS MSI

PRESENTADO A:

César L. Hernández

PRESENTADO POR:

Saúl Azcona 2012-1905

CO-PARTICIPANTE:

Juan Polanco 2012-0125

GRUPO:

-071

FECHA DE REALIZACIÓN:

12/03/2014

FECHA DE ENTREGA:

02/04/2014

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ÍNDICE

 Introducción 3

 Objetivos y Materiales 4

 Marco Teórico 5

 Procedimiento y Desarrollo 6

 Conclusión 12

 Bibliografía 13

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INTRODUCCIÓN

La práctica a realizar consiste en aprender el uso, la importancia y las

conexiones de los circuitos integrados MSI o de mediana escala de
integración. También se pondrá en práctica la técnica de expansión de
circuitos integrados combinatorios, esta técnica se denomina “cascada”.

Como en prácticas anteriores, cada circuito integrado se formará y se

probará, en el programa de diseño electrónico “Proteus Versión 8” para mayor
seguridad y eficiencia, para luego armarse en el laboratorio.

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OBJETIVOS

 Conocer algunos Circuitos Integrados de mediana escala de

integración como comparadores, decodificadores, sumadores,
multiplexores y demultiplexores.
 Introducir el concepto de expandir o conectar en cascada estos C. I.

MATERIALES

Los materiales utilizados son los siguientes:

Material/Programa o Equipo Modelo Tipos

Programa de diseño electrónico - Proteus

Digital Lab. IDL-800 -

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Marco Teórico

Decodificador BCD a 7 Segmentos

Los decodificadores son circuitos integrados que tienen como objetivo decodificar
una señal, donde la entrada posee un número ya sea en código BCD o binario y en
su salida obtenemos combinaciones entre “a hasta g” (7 bits) para representar el
numero deseado en los dispositivos de visualización, en este caso tenemos displays
de tipo ánodo común y cátodo común.

Si se conecta un “display” o visualizador ánodo común en un descodificador con las

salidas normales (sin negar), éste no mostrará el número deseado. El ánodo de
cada uno de los LED’s que posee internamente estarán conectados a tierra, así que
independientemente de su entrada no funcionaran. En el caso de que el ánodo
común de todos los LED’s estuviesen conectados a la alimentación “Vcc”, se
mostrarían los LED’s que correspondiesen estar apagados y los que deberían estar
encendidos para mostrar el número deseado estarían apagados.

Comparador de 4 Bits

El comparador es un circuito integrado que tiene la capacidad de “comparar” o

probar la superioridad, la igualdad o la inferioridad de dos señales de entrada y
variar la salida en función de cuál es mayor. Suele usarse bastante para comparar
un voltaje variable con otro voltaje fijo que se utilice como punto común. Es
importante colocar la entrada de A=B del comparador menos significativo a 1 y las
entradas de A>B y A<B a 0 de esta manera se evita que el circuito tenga un mal
funcionamiento.

Sumador

Es un circuito integrado que tiene la capacidad de realizar la suma aritmética de

códigos BCD. Poseen un acarreo de entrada y uno de salida.

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Multiplexor

Es un circuito capaz de enviar combinaciones de dos o más señales. Su uso

frecuente en electrónica lo hace el dispositivo indicado para dar combinaciones de
señales y datos que serán transmitidas a través de medios de transmisión
compartida. Este circuito integrado combinatorio posee 2𝑛 entradas teniendo
entonces pocas salidas que pueden se multiplexadas.

Demultiplexor

El demultiplexor realiza básicamente las funciones inversas de un multiplexor,

poseyendo pocas entradas y teniendo 2𝑛 salidas. Este integrado recibe cantidades
de datos y señales que pasan al proceso de análisis.

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CIRCUITOS INTEGRADOS MSI

Decodificador BCD a 7 Segmentos

El decodificar BCD es un dispositivo de salida que muestra números decimales por

medio de un visualizador o display. En su entrada se colocan códigos BCD que se
decodificaran en la salida, para mostrar así la respuesta deseada. Tal y como se
puede observar el decodificados BCD 7447 en sus salidas QA-QG indican que irán
al display de 7 segmentos, que puede tener una conexión Ánodo Común y Cátodo
Común.

Un display consiste simplemente en un dispositivo que contiene 7 LEDs en una sola

pieza que están conectados internamente. Son de ánodo común cuando todos los
ánodos están conectados en paralelo, es decir, en un solo pin común, el vcc se
conectará en este pin, y las salidas 7 salidas del 7447 irán conectados de forma
individual a unas resistencias (para protección del display) y luego a los cátodos de
los LEDs.

Un display será de cátodo común si los cátodos están conectados en un solo punto
común (pin) y a tierra, mientras que los ánodos están individualmente conectados
en un pin de salida, conectados a las resistencias con el fin de proteger el
visualizador, que a su vez están conectados a un dispositivo 7448.

Decodificador BCD a 7 Segmentos

Anodo Común
U1 R1 U2 R8
7
A QA
13 SW2 7
A QA
13
SW1 1 12
R2 1 12
R9
7
C
2
6
B
C
D
QB
QC
QD
11
10 R3
220

220
9
C 2
6
B
C
D
QB
QC
QD
11
10 R10
220

220
4 9 THUMBSWITCH-HEX 4 9
BI/RBO QE BI/RBO QE
THUMBSWITCH-HEX 5 15 R4 220 5 15 R11 220
RBI QF RBI QF
3 14 3 14
LT QG LT QG
0 7447
R5 220
7448
R12 220

R6 220
1 R13 220
1 R7 R14
220

220
Cátodo Común 220

220

Saúl Azcona 2012-1905

Figura No.1 Decodificadores BCD a 7 Segmentos:

Ánodo y Cátodo Común
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Tabla de Verdad Para Cátodo Común

D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x

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Tabla de Verdad Para Ánodo Común

D C B A a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 1 0 0 1 1 1 1
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
4 0 1 0 0 1 0 0 1 1 0 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 1 1 0 0 0 0 0
7 0 1 1 1 0 0 0 1 1 1 1
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 0 1 1 0 0
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x

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Comparadores en Cascada

Los comparadores se utilizan simplemente para “comparar” o comprobar la similitud

entre dos cifras con cantidades significativas, donde se toma en cuenta el bit más
significativo hasta el bit menos significativo, se indica entonces cuál es el mayor, el
menor o si son iguales. Tal y como se muestra en la figura, se arma con un integrado
de numeración 7485.

El comparador con el bit más significativo es el U2, mientras que el primer

comparador U1 supone ser el bit menos significativo. Es en cascada porque se le
puede añadir una X cantidad de comparadores desde el acarreo de salida del primer
comparador hasta los acarreos de entrada de los siguientes comparadores. Cada
comparador que se coloca en cascada pasa a ser el poseedor del bit más
significativo.

Esquema Formado del Comparador en Cascada

Comparadores en cascada
U1 U2
10 10
A0 A0
12 12
A 3-0 A
C 13
15
A1
A2
A3
A 7-4
7
C 13
15
A1
A2
A3
9 9
B0 B0
11 11
B 3-0 A
C 14
1
B1
B2
B3
B 7-0
7
C 14
1
B1
B2
B3
0
2 7 2 7
A<B QA<B A<B QA<B
3 6 3 6
4
A=B QA=B
5 4
A=B QA=B
5 1
0 A>B QA>B A>B QA>B
7485 7485
0
1
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0

Figura No.2 Comparadores en Cascada

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Tabla de Verdad de un Comparador

A3 B3 A2 B2 A1 B1 A0 B0 IA>B IA=B IA<B A>B A=B A<B
0 1 x x x x x x x x x 0 0 1
1 0 x x x x x x x x x 1 0 0
A3=B3 0 1 x x x x x x x 0 0 1
A3=B3 1 0 x x x x x x x 1 0 0
A3=B3 A2=B2 0 1 x x x x x 0 0 1
A3=B3 A2=B2 1 0 x x x x x 1 0 0
A3=B3 A2=B2 A1=B1 0 1 x x x 0 0 1
A3=B3 A2=B2 A1=B1 1 0 x x x 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0

Sumadores en Cascada

Los sumadores en cascada implementan una suma binaria de cuatro bits, y al igual
que los comparadores, pueden colocárseles una X cantidad de sumadores. Para
realizar una suma de dos números utilizando lógica positiva o activo alto, el acarreo
de entrada debe tener un valor de 0 lógico, tal y como se muestra en la figura. Los
dispositivos 74LS83 suman los códigos de manera que los acarreos de entrada van
conectados a los acarreos de salida, en serie prácticamente, las salidas van a los
displays, y respectivamente los últimos pines de los displays están conectados a
tierra, tal y como se muestra en la figura. Las entradas (Thumbswichtches) se
colocan para crear los sumandos A1 y B1, donde poseen un acarreo externo de
entrada, mientras que los sumandos A4 y B4 generan un acarreo de salida.

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Sumadores en Cascada

U1 R1
10 9
8
A1 S1
6
R2 1k
A 4-1
1
C 3
1
A2
A3
A4
S2
S3
S4
2
15
R3 1k
THUMBSWITCH-HEX R4 1k
11
B1
7
B 4-1
1
C 4
16
B2
B3
B4
1k

THUMBSWITCH-HEX
13 14
0 C0 C4
74LS83 Saul Azcona 2012-1905

U2 R5
10 9
A1 S1
8 6 R6 1k
A 8-5
1
C 3
1
A2
A3
A4
S2
S3
S4
2
15 R7 1k
THUMBSWITCH-HEX
11 R8 1k
B1
7
B 8-5
1
C 4
16
B2
B3
B4
1k
THUMBSWITCH-HEX
13 14
C0 C4
74LS83

U3 R9
10 9
A1 S1
8 6 R101k
A1
3
C 3
1
A2
A3
A4
S2
S3
S4
2
15 R111k
THUMBSWITCH-HEX
11 R121k
B1
7
B1
2
C 4
16
B2
B3
B4
1k
THUMBSWITCH-HEX
13 14
C0 C4
74LS83

Figura No.3 Sumadores en Cascada

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Multiplexor 8 a 1 Con Habilitador Activo Bajo

Este multiplexor está formado por ocho estados lógicos que serán multiplexados a
una sola salida con su forma negada, tal y como se muestra en el armado del
circuito. Posee tres entradas donde se le colocaron las entradas lógicas
(Thumbswitch), también posee un habilitador que al ser activado inhibirá la salida,
es decir que impedirá que continúe la transmisión de señales hacia la salida.

0
0 Multiplexor de 8 a 1
0
U1
0 4
X0 Y
5 0
3
0 2
X1
X2 Y
6
1
0 15
X3
X4
1
14
0 13
X5
X6
12
0 X7
11
10
A Saul Azcona 2012-1905
SW1
0
C 9
B
C
7
E
74151

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Demultiplexor 3 a 8

El Demultiplexor armado posee tres entradas y, como se puede observar en la figura

formada, tiene ocho salidas lo cual cumple con el criterio de 2𝑛 al igual que el
multiplexor. La diferencia con el multiplexor es simplemente que tiene pocas
entradas que puede “demultiplexarlas” en muchas salidas. Posee tres habilitadores
donde los dos últimos deben estar a tierra o tener un 0 lógico, mientras que el primer
habilitador debe tener 1 solo nivel para poder funcionar correctamente. La
numeración del integrado es 74LS138.

U2
1 15
2
A Y0
14 0
SW2
0
C 3
B
C
Y1
Y2
Y3
13
12 1
11
6
Y4
10 1
1 4
E1 Y5
9
5
E2 Y6
7 1
0 E3 Y7
74LS138 1
0
1
1
Saul Azcona 2012-1905 1

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Decodificador 4 a 16

Este decodificador se armó con el mismo integrado 74LS138, pues un decodificador

puede ser un Demultiplexor. La conexión de este circuito simplemente se basa en
conectar las entradas mediante un solo componente de niveles lógicos en paralelo,
cada salida cuenta con su verificador de estado gráfico que indica el funcionamiento
de los integrados, los habilitadores poseen la siguiente conexión: El habilitador E1
del integrado U3 se conectará al Vcc, mientras que el E2 del integrado U3 se
conecta con el otro habilitador E1 de U4 a una de las entradas lógicas, el E3 de U3
y los inhibidores E2 y E3 de U4 se conectan a tierra para que funcione
correctamente. Ambos decodificadores se conectan en cascada.

0
U3
1
A Y0
15 1
2 14
SW3
0
C 3
B
C
Y1
Y2
13 1
12
Y3
Y4
11 1
6 10
4
E1
E2
Y5
Y6
9 1
5 7
E3 Y7 1
74LS138
1
1
U4
1 15
2
A
B
Y0
Y1
14 1
3 13
C Y2
Y3
12 1
11
6
E1
Y4
Y5
10 1
4 9
5
E2
E3
Y6
Y7
7 1
74LS138 1
1
Saul Azcona 2012-1905 1
1

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Multiplexor 8 a 1 Expandido a 16 a 1 y Convertido en XOR y XNOR

Este circuito no es más que un multiplexor 8 a 1 en cascada con otro multiplexor 8

a 1. Tal y como se muestra en la imagen, las salidas de estos integrados se
conectan conjuntamente con otras dos compuertas OR y AND para formar unas
compuertas XOR y XNOR.

Multiplexor 8 a 1 Expandido a 16 a 1 y Convertido en XOR y XNOR

4 5
X0 Y
3
X1
2 6
X2 Y
1
X3
15
X4
14
X5 XOR
13 1
X6
12 3
X7
2 ?
11
A
10 7432
A
C 9
B
C
7
E
74151
1 XNOR
3
2 ?
7408
4 5
X0 Y
3
X1
2 6
X2 Y
1
X3
15
X4
14
X5
13
X6
12

11
X7
Saul Azcona 2012-1905
A
10
B
9
C
1 2 7
E
74151
7404

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CONCLUSIÓN

Al finalizar la presente práctica se pudieron cumplir los objetivos dictaminados

en el laboratorio de Circuitos Lógicos, aplicando los conocimientos de armado
de circuitos adquiridos en evaluaciones anteriores cada uno de los circuitos
integrados se “simularon” con el programa de diseño electrónico y se
formaron realmente en el laboratorio, estos fueron los resultados obtenidos:

Los Decodificadores BCD a 7 Segmentos no se formaron físicamente, solo

se tomaron los “Display’s” o visualizadores y se probaron con un multímetro
para verificar si eran de tipo ánodo común o cátodo común, lo cual sirvió
bastante para el armado de los sumadores y los comparadores ya que se
necesitaba conocer el método de conexión de los visualizadores para poder
probar y conectar los demás circuitos integrados. Los comparadores en
cambio tenían la dificultad de que los Digital Lab’s no poseían la cantidad
necesaria de entradas para poder observar los demás comparadores en
cascadas, pero aun así se armó solo un comparador de 4 bits donde se pudo
apreciar el funcionamiento de contraste de este circuito integrado.

Los sumadores si se pudieron armar en cascada gracias a la complexión del

maestro que formó el circuito con antelación, al formar los sumadores se
pudieron apreciar que los bits más significativos pasaban al siguiente
sumador desde los primeros acarreos de salida del primer integrado. Su
función como sumador se observó detalladamente al introducir las entradas
y producir un acarreo de salida.

Los multiplexores se armaron según los diagramas dados, el funcionamiento

de éstos de basó en la introducción de muchas entradas lógicas que se
resumían en 2 salidas, una que indicaba el estado multiplexado y otra salida
que correspondía al estado negado. La importancia del multiplexor se
destacó, pues este integrado combinatorio es capaz de soportar varias
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 Saul Azcona 2012-1905

entradas y enviar pocas, que luego llegaran a un Demultiplexor que recibirá

estas pocas entradas para ampliarlas en 2^n señales o datos. El uso de lo
habilitadores fue esencial en el funcionamiento de estos circuitos integrados
pues impedía que sobrepasaran un cierto límite de entradas al circuito, se
conectaron entonces a tierra para que se mantuvieran con el 0 lógico
indicado. Además se expandió un multiplexor 8 a 1 para poder realizar el
entrenamiento de expansión de circuitos integrados.

Algunos circuitos no se pudieron realizar debido a la falta de tiempo, pero la

mayor parte de los circuitos formados se simularon en el programa de diseño
electrónico “Proteus” para observar su modalidad y funcionamiento. Los
circuitos mostrados anteriormente son los que se pudieron armar, pocos por
cuestiones de tiempo no se armaron.

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 Saul Azcona 2012-1905

BIBLIOGRAFÍA

Boylestad, Robert L. y Louis Nashelsky. Electrónica: Teoría de Circuitos y

Dispositivos Electrónicos 10ma Edicion. Pearson, 2009.
Schorgmayer, Helmut,. Folleto de Circuitos Lógicos. PUCMM, s.f.
Segundo, San y Montero. Introducción a los Sistemas Digitales Con El
Microcontrolador. México: Marcombo, S.A, 2006.
Taub, Herbert. Circuitos Digitales y Microprocesadores. Mc GrawHill, s.f.

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