PLL. Retiz, Chapetón, Peña.
UDEC
Phase Locked-Loop (PLL).
Laura Natalia Retiz, Mariem Chapetón Beltrán, Juan Ricardo Peña.
Ingeniería Electrónica.
Universidad de Cundinamarca.
Comunicaciones análogas.
2018.
Resumen- [1] El presente informe introduce la El comparador de fase (ver ilustración 1) produce,
terminología de los circuitos de bucle de enganche
de fase (Phase Locked-Loop: PLL) analógico. idealmente, una señal K D .⍙ φ pproporcional a la
Presenta el cálculo de los márgenes de frecuencia diferencia de fase entre la señal de entrada V 1 y la señal
entre los que se produce la sintonía de un PLL y V 2 generada por el osciloscopio controlado por tensión
examina el comportamiento de este dentro y fuera
de sintonía. Finalmente se explora las aplicaciones (VCO) que, amplificada por el amplificador, se aplica a
dentro de las comunicaciones, estas son: la la entrada V C del VCO. Este último produce una
demodulación FM y la multiplicación, división y
síntesis de frecuencia, sintetizadores de frecuencia, frecuencia f 2 que varía linealmente con V C .
filtrado o reconstrucción de señales con altos niveles La situación de equilibrio se alcanza cuando la señal
de ruido, la detección y separación de componentes
del espectro. K D .⍙ φ amplificada por el amplificador es tal que,
aplicada al VCO, hace que este oscile exactamente a la
Palabras clave_ PLL, bucle de enganche, márgenes de misma frecuencia que la entrada. En efecto, si fuera, por
frecuencia, sintonía. ejemplo, f 1> f 2, la diferencia de fase iría en aumento, lo
cual haría que f 2 aumentará, teniendo a acercarse a f 1; y
Abstract_ [1] This report introduces the terminology a la inversa si f 1> f 2.
of the analogue phase Locked-loop: PLL loop Una primera aplicación interesante de este dispositivo
circuits. It presents the calculation of the frequency es la demodulación de una señal de frecuencia
margins between which the tuning of a PLL occurs
modulada, ya que, V C es proporcional a f 2 y por lo
and examines the behavior of this in and out of tune.
Finally, it explores the applications within the tanto f 1.
communications, these are: the demodulation FM
and the multiplication, division and synthesis of II. MARCO TEÓRICO
frequency, synthesizers of frequency, filtering or
reconstruction of signals with high noise levels, the [3] El circuito PLL es un sistema realimentado cuyo
detection and Separation of components from the objetivo principal consiste en la generación de una señal
spectrum de salida con amplitud fija y frecuencia coincidente con
la de entrada, dentro de un margen determinado.
Keywords_ PLL, hitch loop, frequency margins,
tuning. Comprende tres etapas fundamentales (ver ilustración
2):
I. INTRODUCCIÓN
Comparador de fase (CF): sumista una salida
[2] Un lazo de fijación de fase (PLL, phase locked lopp) que depende del valor absoluto del desfase entre
es un circuito capaz de generar una oscilación cuya fase las señales de salida y, de entrada. En algunos
con respecto a una señal de entrada se mantiene casos, esta etapa esta construida por un
acotada, contando para ello con una realimentación que multiplicador.
compara la fase de las dos señales y actúa modificando Filtro pasa-bajo (PL): destinado a la
la frecuencia de la oscilación generada. transmisión de la componente de baja
frecuencia de la salida de la etapa anterior.
Oscilador controlado por tensión (VCO):
genera la tensión de salida, con frecuencia
dependiente de la tensión de salida del filtro PL.
Ilustración 1. Diagrama esquemático de un lazo de fijación de fase.
Tomado de [2]
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Ilustración 2. Diagrama de bloques de un circuito PLL. Tomado de
[3]
Cuando el PLL está fuera de sintonía a frecuencia de
señal de entrada muy alta o bien muy baja, la tensión de
salida adopta la pulsación central (ω CO ). Existe una
banda de frecuencias ¿ margen de enganche, lock
rango) entre las que el PLL está en sintonía,
caracterizada por ω 1=ω 0, y otra entre las que el
circuito es capaz de sintonizar ¿margen de captura,
capture range) El margen de captura es siempre inferior
al de enganche y ambos están centrados respecto a la
Ilustración 3. Simulación de circuito ideal PLL. Diseño propio en
pulsación central. ISIS Proteus.
Ilustración 3. Márgenes de captura y de enganche. Tomado de [3]
La señal de salida comprende dos componentes con
pulsaciones ω O−ω i y ω O +ωi . Cuando el PLL esta fuera
de sintonía ¿ y |ω O−ωi|Ʈ ≫ 1 ¿ ambas se sitúan en la
banda atenuada del filtro, la tensión de la salida de este
es prácticamente nula y la pulsación de la señal de
Ilustración 4. Montaje en protoboard de acuerdo con la simulación
salida se fija en ω CO. Por el contrario, si el PLL está
de Proteus, hay variación de condensadores y resistencias. Diseño
sintonizado (ω O=ωi) una de las dos componentes propio.
anteriores es continua, es también el valor medio de
tensión de salida del filtro (V ¿¿ fm) ¿y, a través del
VCO modifica la frecuencia de la señal de salida. Como
V fm depende del desfase θO −θi, la realimentación
impone que, en régimen permanente las señales de
salida y entrada tengan un desfase dependiente de la
desviación de frecuencia ω O−ω CO.
Ilustración 5. Voltaje de fuente dual junto con el generador de onda.
III.MATERIALES Y METODOLOGÍA
Elementos Cantidad
Resistencias 4.7 KΩ 1
Resistencias 1 KΩ 2
Potenciómetro de 1
5 KΩ
Condensadores 3
10 nF
LM565CN 1
Tabla 1. Materiales usados para la práctica. Diseño en Excel
Ilustración 6. Generador de onda modo sweep en la frecuencia de
enganche baja y alta, voltaje pico a pico de 1V y tiempo de
respuesta de 1s.
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fbl 2=5.76 KHz−1.50 KHz=4 .25 KHz
1.3 Para el intervalo de enganche:
f l 1=fc ±2 KHz(4 )
fl 1=5.76 KHz+ 2 KHz =7.76 KHz
fl 2=5.76 KHz−2 KHz=3.76 KHz
2. Datos prácticos:
2.1 Intervalo de enganche:
Ilustración 7. Onda enganchada en una frecuencia de 6KHz.
f máx , KHz f mín, KHz
7KHz 2.5KHz
Tabla 2. Datos con valores de enganche. Diseño propio
En este intervalo de frecuencias se dice que las ondas
están enganchadas, porque se evidencia sincronía y una
misma frecuencia (ver ilustración 7 y 8)
Antes de la frecuencia mínima de 2.5KHz la onda se
desengancha y después de la frecuencia máxima de
7KH ocurre el mismo suceso.
2.2 Intervalo de captura:
Ilustración 8. Onda enganchada en una frecuencia de 3.18KHz. f máx , KHz f mín, KHz
2.8KHz 6.8KHz
IV. ANÁLISIS DE RESULTADOS Tabla 3. Datos con valores de captura. Diseño propio
1. Datos teóricos: El intervalo de captura es una región donde la onda al
pasar por estas frecuencias permanecerá enganchada, la
Amplitud=1 Vpp frecuencia mínima de captura es 2.8KHz y la máxima es
de 6.8KHz.
1.1 Para la frecuencia de corte:
2.1 Frecuencia de corte:
0.3
f c= (1) fc=5. 76 KHz
( RT∗CT)
3. Frecuencias:
0.3
f c= =5.76 KHz
(552 Ω+ 4.7 KΩ)(10 nF)
1.2 Para el intervalo de captura:
1
f cap= (2)
(2 π∗Rf ∗Cf )
1
fcap= =3.06 KHz
(2 π∗5.2 K Ω∗10 nF)
Ilustración 9. Tabla con los rangos de frecuencia de enganche y de
f bl 1=fc ±1.50 KHz (3) captura. Diseño propio
fbl 1=5.76 KHz+ 1.50 KHz =7.26 KHz Después de obtener estos resultados teórico-
prácticos, se evidencia una pequeña variación
en las frecuencias de enganche y de captura,
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esto se presenta por los errores instrumentales
en la práctica, ya que, pueden sufrir una
pequeña variación de tipo experimental.
Se tiene en cuenta que la función en el
osciloscopio denominada TRIG, es muy
necesaria para observar con detalle las ondas y
el comportamiento de estas, junto con la
función SWEEP, que sirve para observar el
enganche y captura en una frecuencia inicial y
final de acuerdo con un tiempo de respuesta.
Con esto se evidencia que el PLL es un
seguidor, que funciona para enganchar
frecuencias y actualmente esta teoría es muy
usada en telecomunicaciones.
V. CONCLUSIONES
Se observa un cambio o variación de fase en la
salida del PLL, esto quiere decir que en el
comparador se está logrando la diferencia de
fases y con buen funcionamiento.
Mediante la práctica de laboratorio, se
observaron las distintas señales de los tres
modos de funcionamiento del PLL, modo libre,
modo captura y modo de enganche.
Se determina que la señal de PLL se
desengancha antes de la frecuencia mínima que
es 2.5KHz y después de la frecuencia máxima
que es 7KHz.
El PLL es un bloque integrado que tiene
muchas aplicaciones en la electrónica de
telecomunicaciones, control de datos, control de
dispositivos y muchos más.
REFERENCIAS
[1] Miyara, F. “PLL”. Lazo de seguimiento de fase.
Fundamento y aplicaciones. [En línea]. Disponible en:
http://www.jcee.upc.edu/. Tomado el: 19/09/18
[2] Universidad Nacional de Rosario. “Lazos de fijación
de fase”. PLL. [En línea]. Disponible en:
https://www.fceia.unr.edu.ar/. Tomado el: 19/09/18
[3] Autor desconocido. “Introducción al Phase-Locked
Loop”. PLL. [En línea]. Disponible en:
http://bibing.us.es/proyectos/. Tomado el: 20/09/18
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