UNIVERSIDAD DE LAS FUERZAS ARMAS ESPE –L
Departamento de Mecatrónica
Ingeniería Mecatrónica
ELECTRONICA GENERAL
ING. NANCY GUERRÓN
Informe
“USO DE JFET K373 COMO INTERRUPTOR”
Estudiantes:
Gamboa Johan
Torres Bryan
Vasquez Alvaro
Octubre 2018- Febrero 2019
INDICE
1. TEMA ..........................................................................................................................................3
Objetivo General ...........................................................................................................................3
Objetivos específicos ....................................................................................................................3
3. INTRODUCCIÓN .........................................................................................................................3
4. MARCO TEÓRICO.................................................................................................................3
5. EQUIPOS Y MATERIALES ..................................................................................................6
6. PROCEDIMIENTO .......................................................................................................................6
SIMULACIÓN Y CÁLCULOS ...................................................................................................6
Análisis cuando el switch está en estado OFF ............................................................................6
Análisis cuando el switch está en estado ON..............................................................................7
7. CONCLUSIONES ..........................................................................................................................9
8. RECOMENDACIONES..................................................................................................................9
9. BIBLIOGRAFÍA ............................................................................................................................9
1. TEMA
Transistor JFET como interruptor
2. OBJETIVOS
Objetivo General
• Emplear un JFET como interruptor de voltaje.
Objetivos específicos
• Investigar acerca del transistor JFET y su forma de uso.
• Aplicar la correcta conexión de transistor JFET para usarlo como interruptor.
• Analizar la relación de voltajes e intensidades en el circuito.
• Simular el circuito en un programa de modelación electrónica (Proteus)
3. INTRODUCCIÓN
El JFET (Junction Field-Effect Transistor, en español transistor de efecto de campo de juntura o
unión) es un tipo de dispositivo electrónico de tres terminales que puede ser usado como interruptor
electrónicamente controlado, amplificador o resistencia controlada por voltaje. Posee tres terminales,
comúnmente llamados drenaje (D), puerta o compuerta (G) y fuente (S).
4. MARCO TEÓRICO
El transistor JFET es un dispositivo mediante el cual se puede controlar el paso de una cierta cantidad
de corriente haciendo variar una tensión, esa es la idea principal; existen 2 tipos de JFET los de canal
n y los de canal p, se comentará para el caso de JFET de canal n, lo que se comente para el de canal
n, es similar para el de canal p, la diferencia será el sentido de las corrientes y las tensiones sobre el
JFET; constan de 3 pines, los cuales reciben los nombres de drenaje(D), compuerta(G) y fuente(S);
lo que hace el JFET es controlar la cantidad de corriente que circula entre el drenaje y la fuente, esa
corriente se controla mediante la tensión que exista entre la compuerta y la fuente.
Están fabricados con materiales semiconductores tipo n y tipo p, al igual que los diodos; la figura que
sigue es una representación para comprender como están distribuidos los materiales semiconductores
para el de canal n y el de canal p, y las conexiones de los pines a estos semiconductores, la figura
servirá para tener una idea del comportamiento del JFET.
Figura1. Diferencias entre transistores de distintos canales.
A partir de aquí se va a comentar para el caso del JFET de canal n, pero la idea es similar para el caso
del de canal p; en la figura anterior se puede ver que para el JFET de canal n, al material
semiconductor tipo n se le han conectado en extremos opuestos el drenador(D) y la fuente(S),
mientras el material tipo p se conecta a la compuerta(G), se observa que hay un paso o un canal entre
el drenador y la fuente, formado por el semiconductor tipo n de allí el nombre de canal n, el cual está
rodeado por el material semiconductor tipo p, entre la compuerta y la fuente se forma un diodo, en el
transistor JFET lo que se hace es polarizar en inversa este diodo, para el caso del JFET de canal n la
tensión de polarización de dicho diodo tiene que ser negativa y a lo mucho igual a cero, se la
representa como VGS (tensión compuerta fuente), lo que se logra al hacer esto es que la región de
agotamiento del diodo se puede controlar variando la tensión VGS, cuando la VGS=0 la región de
agotamiento del diodo será mínima y el canal n será lo mas ancho que pueda; si poco a poco la tensión
VGS se hace negativa, esta hará que la región de agotamiento del diodo crezca, ya que el diodo se
polariza en inversa, esto a su vez hace que el canal semiconductor se angoste, llegará un momento
que la VGS sea lo suficientemente negativa que hará que la región de agotamiento sea tan grande
como para que el canal semiconductor desaparezca o se cierre; a esa tensión se le conoce como tensión
compuerta fuente de apagado o de corte del JFET.
Figura 2. Transistor de canal tipo N
Para polarizar un JFET de canal n, de la batería o fuente de alimentación VGG que se use entre la
compuerta y la fuente se conectará su polo negativo hacia la compuerta(G) y hacia la fuente(S) su
polo positivo; la batería o fuente de alimentación VDD que se conecta entre el drenaje y la fuente, es
la encargada de suministrar la corriente que se controla con la VGS, VDD se conecta con su polo
positivo en el drenaje(D) y el negativo a la fuente(S); si el JFET es de canal p las conexiones de las
alimentaciones se inverten, tal como se ve en la imagen siguiente.
Figura 3. Polarizaciones del transistor tipo N
De la figura anterior se puede ver que al estar polarizado el diodo entre la compuerta y la fuente en
inversa, la corriente que se aparece a través de la compuerta IG es muy pequeña, del orden de los nA,
por eso se considera que IG=0, también es por este motivo que se dice que el JFET tiene una alta
impedancia de entrada, propiedad que se aprovecha en los amplificadores basados en el JFET; la
corriente que circula entre el drenaje y la fuente se conoce como corriente de drenaje ID, el valor de
esta corriente depende del valor de la tensión VGS; como se ha visto anteriormente al hacer variar la
VGS se logra que la región de agotamiento aumente o disminuya, lo que hace que el canal por el que
circula la corriente de drenaje ID disminuya o aumente, al disminuir o aumentar el canal se controla
la cantidad de ID que circula por el JFET; esta es la forma que se controla la corriente por tensión
con el transistor JFET.
Cuando VGS=0 la región de agotamiento será mínima, en este caso si la tensión entre el drenaje y la
fuente VDS se aumenta la corriente de drenaje ID aumentará también, pero llegará un momento que
la corriente ID deje de aumentar por mas que se aumente la VDS, en ese momento se dice que el
JFET se ha saturado (en un JFET la VDS tiene un límite que si se sobrepasa el JFET se dañará, ese
valor máximo para VDS se encuentra en su hoja de datos), a esa corriente ID que ya no aumenta mas
se la conoce como corriente de drenaje fuente de saturación la cual se simboliza como IDSS, es un
dato muy importante característico de los JFET que se encontrará en su hoja de datos; cuando la
VGS=VGSoff la corriente ID=0, como se puede ver la ID variará desde un mínimo de 0A hasta un
máximo de IDSS y todo esto controlado por la VGS.
5. EQUIPOS Y MATERIALES
a. Fuentes de alimentación de 5V a 20V / 1A., Multímetro.
b. Fuente de baja frecuencia y baja tensión variable.
c. JFET K373.
d. Resistencias 100K, 10K y 1M, de 1/4 W.
e. Potenciómetros de 10K.
6. PROCEDIMIENTO
1. Arme el circuito de la figura 1.
Figura 4. Ejercicio Laboratorio
SIMULACIÓN Y CÁLCULOS
Análisis cuando el switch está en estado OFF
Sección de Entrada
𝑅𝐺 𝐼𝐺 − 𝑉𝐺 = 0
𝑅𝐺 𝐼𝐺 = 𝑉𝐺
𝐶𝑜𝑚𝑜 𝑉𝐺 = 0
𝑅𝐺 𝐼𝐺 = 0
𝐶𝑜𝑚𝑜 𝑅𝐺 = 100𝐾Ω
∴ 𝑰𝑮 = 𝑰𝒔 = 𝟎
∴ 𝑰𝑫 = 𝑰𝑫𝑺𝑺 = 𝟕𝝁𝑨
Sección de Salida
𝑉𝐷𝐷 = 𝑅𝐷 𝐼𝐷 + 𝑉𝐷𝑆
𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑅𝐷 𝐼𝐷
𝑉𝐷𝑆 = 0.1sin(𝑤𝑡) − 𝑅𝐷 𝐼𝐷
𝒓𝒂𝒅
𝑪𝒐𝒎𝒐 𝒘 = 𝟐𝝅𝒇 = 𝟐𝝅(𝟏𝟎𝟎𝟎) = 𝟔𝟐𝟖𝟑. 𝟏𝟖𝟓𝟑𝟎𝟕 [ ]
𝒔𝒆𝒈
𝑉𝐷𝑆 = 0.1sin(6283.185307𝑡) − (10𝐾Ω)(7𝜇𝐴)
𝑇𝑒𝑛𝑖𝑒𝑛𝑑𝑜 𝑡 = 0.0001234 𝑠𝑒𝑔
∴ 𝑽𝑫𝑺 = 𝟎 𝑽
Figura 5. Simulación estado OFF del circuito
Análisis cuando el switch está en estado ON
Sección de Entrada
𝑅𝐺 𝐼𝐺 − 𝑉𝐺 = 0
𝑅𝐺 𝐼𝐺 = 𝑉𝐺
𝐶𝑜𝑚𝑜 𝑉𝐺 = 10 𝑉
𝑅𝐺 𝐼𝐺 = 10 𝑉
𝐶𝑜𝑚𝑜 𝑅𝐺 = 100𝐾Ω
10 𝑉
𝐼𝐺 =
100 𝐾Ω
∴ 𝑰𝑮 = 𝑰𝒔 = 𝟎. 𝟏 𝒎𝑨
∴ 𝑰𝑫 = 𝑰𝑫𝑺𝑺 = 𝟑𝟑. 𝟒𝝁𝑨
Sección de Salida
𝑉𝐷𝐷 = 𝑅𝐷 𝐼𝐷 + 𝑉𝐷𝑆
𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑅𝐷 𝐼𝐷
𝑉𝐷𝑆 = 0.1sin(𝑤𝑡) − 𝑅𝐷 𝐼𝐷
𝒓𝒂𝒅
𝑪𝒐𝒎𝒐 𝒘 = 𝟐𝝅𝒇 = 𝟐𝝅(𝟏𝟎𝟎𝟎) = 𝟔𝟐𝟖𝟑. 𝟏𝟖𝟓𝟑𝟎𝟕 [ ]
𝒔𝒆𝒈
𝑉𝐷𝑆 = 0.1sin(6283.185307𝑡) − (10𝐾Ω)(33.4𝜇𝐴)
𝑇𝑒𝑛𝑖𝑒𝑛𝑑𝑜 𝑡 = 0.0001234 𝑠𝑒𝑔
∴ 𝑽𝑫𝑺 = 𝟎. 𝟑𝟑𝟐𝟔 𝑽
Figura 6. Simulación estado ON del circuito
7. CONCLUSIONES
• El transistor JFET K373 es un transistor de canal tipo N que sirve para amplificadores
de alto voltaje o de corriente constante, de la marca Toshiba y de 𝑰𝑮𝑺𝑺 = 𝟎. 𝟏𝒎𝑨
• Con el circuito del laboratorio logramos ocupar el transistor como un interruptor en el
cual podemos convertir una señal casi sinodal en una línea continua al momento que lo
apagamos.
• En cada caso, del interruptor hecho con el transistor podemos ver la variación en los
voltajes VDS de salida.
• El programa de simulación electrónica Proteus, nos permite observar las gráficas de
salida en ON o OFF del circuito de una manera más didáctica.
8. RECOMENDACIONES
• Es necesario para que la práctica salga bien, contar con una fuente de voltaje y corriente
estable, que no presente variaciones al aplicarle carga.
• Es importante el uso de un osciloscopio para comprobar que el transistor está haciendo
su trabajo como interruptor, ya que nos permite ver las gráficas en cada estado.
9. BIBLIOGRAFÍA
Robert L Boylestad (1992) Electrónica: teoría de circuitos y dispositivos electrónicos,
sexta edición.
Millman J., Halkias C., (2001). Dispositivos y Circuitos Electrónicos, Madrid: Pirámide.
Recuperado de: [Link] (2019)
Recuperado de: [Link] (209)
