UNIVERSIDAD NACIONAL MAYOR DE
SAN MARCOS
“universidad del Perú, DECANA DE AMERICA”
Facultad de Ing. Electrónica y eléctrica
INFORME FINAL N°2
FLIP FLOPS – ANTIRREBOTE - DRIVER
ALUMNOS: Morales Vela Erick Brayann 16190132
Piscoya Andrade Luis Fernando 1619
Cueva Gonzales Alexis Jesus 1619
CURSO: Lab. de Sistemas Digitales
DOCENTE: Ing. Tejada Muñoz Guillermo
TURNO: 2pm-4pm
Ciudad universitaria, 18 de setiembre
Del 2018
CONTENIDO:
1) RESUMEN ……………………………………………………………………………………………….
2) OBJETIVOS ……………………………………………………………………………………………….
3) DATOS ……………………………………………………………………………………………….
4) COMPUTOS ……………………………………………………………………………………………….
5) SIMULACIONES ……………………………………………………………………………………………….
6) RESULTADOS ……………………………………………………………………………………………….
7) CONCLUSIONES ……………………………………………………………………………………………….
8) APENDICE ……………………………………………………………………………………………….
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1) RESUMEN:
La finalidad de esta experiencia realizada en el laboratorio fue el diseño de un
circuito antirrebote aplicado al funcionamiento de los FFs tipo D y JK. Usamos
un latch S-R para eliminar los efectos del rebote del interruptor. Además,
usamos un circuito Driver para led, como un indicador de salida de nuestros FFs,
así como también para protección en los pines de salida de los mencionados.
Comprobamos el funcionamiento de cada FFs, llenando su tabla correspondiente
de acuerdo a lo especificado por el “clock”. También hicimos uso de un circuito
combinacional para usar un FF tipo D y trabajarlo como un JK. Finalmente
eliminamos el circuito antirrebote y generamos los pulsos correspondientes con
un generador de señales de 10KHz.
2) OBJETIVOS:
- Comprobar el funcionamiento y comportamiendo de los Flip Flop tipo JK y
D.
- Comprobar la utilidad de los circuitos antirrebotes.
- Obtener un tipo de Flip Flop de otros diferentes mediante el uso de circuitos
combinacionales.
3) DATOS
Circuito antirrebote
R= 10k
Integrado 7400 (NAND)
Vcc = 5v
Circuito Driver
R = 10k y 150Ω
Transisitor 2N2222
Flip Flop tipo JK con antirrebote
Integrado 74LS112 (FF flanco negativo)
Flip Flop tipo D con antirrebote
Integrado 7474 (FF flanco positivo)
4) COMPUTOS
a) Circuito driver
V CC =5 V , señal de entrada TTL = 2.2V V CE =0.2
I CMAX =20 mA , β=100 I B=0.2mA
V CC =R7 I C +V LED +V CE
5−0.2−2=20 m R7
R7 =140≈ 150 Ω
2.2=R 4 I B +V BE
R4 =7.5 KΩ
10 KΩ(por uso comun)
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b) Flip flop SR
Obteniendo la ecuación mediante mapas de karnaugh:
Q(n+1) = S + Ŕ Q(n)
c) Flip flop JK
Tiene dos entradas para selección de estado: J y K, y una entrada de reloj:
CLK. Las salidas son: Q y /Q. En la Ilustración se resume el comportamiento
mediante sus características técnicas
d) Flip flop D
Tiene una entrada para selección de estado: D, y una entrada de reloj: CLK.
Las salidas son: Q y Q. En la siguiente imagen se resume el comportamiento
mediante sus características técnicas.
e) Generar un FF JK a partir de un FF D
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:
Circuito combinacional:
Según la [Link]: Q(t+1) = D
Entonces: D(J,K,Q(t)) = ∑ m ( 1,4,5,6 ), realizando el mapa de Karnaugh:
´ + Q(t) Ḱ , implementandolo solo con compuertas NAND:
Resultando: D = JQ(t)
´ ´
´´ Q(t)
D = ¿ Q(t)J Ḱ
5) PRESENTACION DE COMPUTOS
a) Circuito anti-rebote:
S
2
1
R
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El interruptor se encuentra en la posición (1), manteniendo a R a nivel bajo y al
latch en estado reset. Cuando el interruptor cambia a la posición (2), R pasa a
nivel alto (debido a la resistencia pull-up conectada a Vcc) y S pasa a nivel bajo.
Aunque S permanece a nivel bajo durante un breve espacio de tiempo antes de
que el interruptor rebote, este tiempo es suficiente para activar (Set) el latch.
Cualquier otro pico en la tensión aplicado posteriormente a la entrada S debido
al rebote del interruptor no va a afectar al latch y este permanecerá en el estado
Set.
b) JK a partir de un D:
c) Esquemas prácticos del circuito driver:
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6) RESULTADOS Y ANALISIS DE RESULTADOS
a) Circuito anti-rebote:
Simulación Experimental
El circuito en general nos sirve como un clock manual el cual nos muestra el
flanco de bajada cuando se encuentra en la posición de bajada, sin llegar a
encender el LED azul.
En este caso el switch se encuentra en la posición superior mostrando el flanco
positivo y llegando a encender el LED azul.
b) Funcionamiento del flip flop D
Simulación Experimental
Se comprobó que cuando mandamos el preset a ‘0’ este genera un 1 logico a la
salida Q sin importar el estado en el que se encuentren los demás pines del FF
salvo el clear .
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Cuando desactivamos los valores de preset y clear y mandamos un 0 en la
entrada D , la salida nos confirma el comportamiento del circuito apagando Q y
encendiendo su negado , pero como el flip flop es de flanco positivo el LED
azul debe estar encendido cuando ocurra esto.
En esta ocasión ocurre lo mismo que la parte anterior teniendo el clock manual
en flanco positivo y ahora mandando desde el pin D un 1 logico lo cual generara
que Q se encienda , esto no ocurrirá cuando el clock manual este en flanco de
bajada.
c) Funcionamiento de un flip flop JK
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Simulación Experimental
En este caso la comprobación fue hecha por el profesor a cargo, el cual pidió las dos
Aquí seen
entradas muestra que
1 logico cuando se cambió
y empezando con el al flanco
clock de bajada
en flanco el circuito
de subida conmuto
mostrando apagado la
encendiendo
salida el LED de
Q , se especificó en la
la salída Q y apagando
parte inicial el LED azul
que el integrado es de( clock
flancoen flanco de
negativo, bajada)
con la
intención de que esta conmute cuando se cambie de flanco.
Aquí se comprueba que el flanco de subida del clock no afectara la salida del circuito ya
que este es de flanco negativo , manteniendo la salida en su estado anterior.
d) Funcionamiento de un JK a partir de un flip flop D
Simulación Experimental
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En este caso el circuito cumple la misma función que un FF JK con la diferencia que este
esta generado a partir de un FF D que con anterioridad explicamos que es de flanco
positivo. Se inicio con el mismo método de comprobación que el anterior colocando 1
logico en ambas entradas y colocando el clock en flanco de bajada encendiendo solo la
salida Q.
Aquí el clock cambia de flanco consiguiendo la conmutación de la salida , es decir
apagando Q y encendiendo su negado , junto con el LED azul el cual nos indica que esta en
flanco positivo.
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Aquí comprobamos que cuando el clock se encuentra en flanco de bajada el circuito no
sufre ningún cambio en su salida , solo el LED azul es el que cambiara ya que este se
enciende solo en el flanco positivo.
Cuando lo cambiamos a flanco positivo la salida conmuta obteniendo la respuesta deseada
ya que es lo que debería ocurrir al hacer este procedimiento.
e) FF JK a partir de un FF D utilizando un generador de pulsos:
Simulación Experimental
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Como se nota en la figura reemplazamos el clock manual por una señal de pulsos de
10KHz el cual generara la conmutación a una velocidad muy rápida que casi no se notara,
por ende el circuito experimental aparece prendidos los dos led de salida junto con el que
indica el flanco de subida del clock , ya que la frecuencia es muy alta casi no se nota el
apagado.
Para un mejor análisis se utilizó el osciloscopio el cual nos mostrara la conmutación en el
momento del flanco de subida del clock, como se ve en la primera imagen simulada la
línea roja muestra el momento de la conmutación de las salidas (línea azul) cuando se da
el flanco de subida del clock (línea amarilla), al lado derecho se muestra la señal
experimental corroborando con la parte de análisis previo (simulación) y dando buenos
resultados a la hora de la comprobación.
7) CONCLUSIONES
- La elección de la corriente de colector maxima fue acertada pues se uso para
poder elegir los valores de la resistencia del circuito driver y poder tener una
señal de luz por parte del led muy fuerte cuando se presentase un 1 logico en
las salidas de los flip flops.
- Se ha podido comprobar la obtención de un tipo de Flip Flop a partir de otro.
Si bien solamente es cuestión de reemplazar el FF, el diseño de un circuito
combinacional nos puede ser muy útil tanto al momento de realizar la
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experiencia como también a la obtención de un funcionamiento a través de
un flanco diferente.
8) APENDICE
DATASHEET 74LS112
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DATASHEET 7474
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