UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA
ESCUELA PROFESIONAL DE INGENIERIA DE TELECOMUNICACIONES
EXAMEN PARCIAL DE SISTEMAS DIGITALES
Indicaciones:
o Emplear SW Boole-Deusto para diagrama de estados.
o Emplear Proteus para graficar circuitos.
o Emplear las tablas desarrolladas en clase que sean necesarios.
o Todo se resuelve en Word.
1. La gráfica representa un diagrama temporal de un contador asíncrono de tres
bits, que se activa por flanco de bajada. Diseñar el circuito secuencial respectivo
aplicando la metodología. Recuerde que el flip flop solo se excita con el valor de
intersección de la perpendicular del flanco y las entradas de excitación.
N°1 N°2 N°3 N°4 N°5 N°6 N°7 N°8
clock 0 1 0 1 0 1 0 1 0 1 0 1 1 1
𝑄0 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1
𝑄1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0
𝑄2 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1
count 0 7 6 5 4 3 7 6 5
Secuencia de conteo: 7, 6, 5 ,4 ,3 ,7, 5…
𝑄1 +𝑄
𝑃̅ =. 𝑄2+̅̅̅ ̅̅̅0
U3
OR_3
U1:A U1:B U2:A
2
4 15 9 11 4 15
1 1 1
S
J Q J Q J Q
1 6 1
CLK CLK CLK
16 14 12 10 16 14
K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76
2. Diseñar un registro de desplazamiento que genere la siguiente secuencia
1,1,1,0,0,1. (1,1,…..).Recomendación desplace hasta que la secuencia deje de ser
repetitiva.
Solución:
𝑄2 𝑄2 𝑄1 𝑄0 N° N° N°
0 1 1 1 3 7 7
0 0 1 1 3 3 3
1 0 0 1 1 1 9
1 1 0 0 0 4 12
1 1 1 0 2 6 14
1 1 1 1 3 7 15
𝑄3 𝑄2 𝑄1 𝑄0 𝑄3𝑡+1 𝑄2𝑡+1 𝑄1𝑡+1 𝑄0𝑡+1
= 𝐷3 = 𝐷2 = 𝐷1 = 𝐷0
0 1 1 1 0 0 1 1
0 0 1 1 1 0 0 1
1 0 0 1 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
𝑡+1
𝑄𝑖 = 𝐷𝑖 ; 𝐷0 = 𝑄1 ; 𝐷2 = 𝑄3 ; 𝐷1 = 𝑄2
𝐷3 = ̅̅̅
𝑄0 + ̅̅̅
𝑄2
𝑄1 𝑄0 /𝑄3 𝑄2 00 01 11 10
00 D D 1 D
01 D D 0 1
11 1 0 0 D
10 D D 1 D
U1:A U1:B U2:A U2:B
10
10
4
2 5 12 9 2 5 12 9
S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q
R
R
1
13
13
74LS74 74LS74 74LS74 74LS74
FF0 FF1 FF2 FF3
U4:A
1
3
2
7432
3. Obtener la secuencia de conteo del contador 74LS161 mostrados en la figura 01
Nota1: MR: master reset, PL: parallel load, EP, ET, no tienen implicancia para
efecto de desarrollo.
Nota2: el 74ls138 es un decodificador cuyas salidas están activadas en nivel bajo
y tiene tres habilitadores de chip /E0,/E1,E2. Condiciones iniciales de
Q3=Q2=Q1=Q0=0
a) Muestre en la salida del circuito contador Q3, Q2, Q1, Q0, la secuencia de
conteo y represéntelo en un diagrama temporal.
b) Muestre en la salida del circuito decodificador S3, S2, S1, S0.
1
3
U1 U2 2
S3
3 14 1 15
D0 Q0 A Y0
4 13 2 14 4
D1 Q1 B Y1
5 12 3 13 6
6
D2 Q2
11
C Y2
12 5
S2
D3 Q3 Y3
15 11
RCO Y4
7 6 10 10
ENP E1 Y5
10 4 9 8
2
ENT
5
E2 Y6
7 9
S1
CLK E3 Y7
9
LOAD
1 74LS138 13
MR
11
74LS161 12
S0
2
3
1
SOLUCION.
1
3
U1 U2 2
S3
3 14 1 15
D0 Q0 A Y0
4 13 2 14 4
D1 Q1 B Y1
5 12 3 13 6
6
D2 Q2
11
C Y2
12 5
S2
D3 Q3 Y3
15 11
RCO Y4
7 6 10 10
ENP E1 Y5
10 4 9 8
2
ENT
5
E2 Y6
7 9
S1
CLK E3 Y7
9
LOAD
1 74LS138 13
MR
11
74LS161 12
S0
2
3
1
𝐷3 = 𝐷2 = 𝐷1 = 𝐷0 = 0, 𝐸𝑁 𝐸𝐿 74𝐿𝑆161; ̅̅̅̅̅ 𝑀𝑅 = 1, ̅̅̅̅̅̅̅̅ 𝑄2 𝑄0 ,
𝐿𝑂𝐴𝐷 = ̅̅̅̅̅̅̅
𝑄0 = 𝐴, 𝑄1 = 𝐵, 𝑄2 = 𝐶;
𝑆3 = ̅̅̅̅̅
𝑌0 𝑌1 , 𝑆2 = ̅̅̅̅̅̅
𝑌2 𝑌3 , 𝑆1 = ̅̅̅̅̅̅
𝑌4 𝑌5 , 𝑆0 = ̅̅̅̅̅̅
𝑌6 𝑌7
𝑌0 = 𝑄2 + 𝑄1 + 𝑄0; 𝑌1 = 𝑄2 + 𝑄1 + ̅̅̅ 𝑄0, 𝑌2 = 𝑄2 + ̅̅̅𝑄1 +𝑄0, 𝑌3 = 𝑄2 + ̅̅̅𝑄1+𝑄̅̅̅0
𝑌4 = ̅̅̅
𝑄2 +𝑄1 +𝑄0 ; 𝑌5 = ̅̅̅ 𝑄2 +𝑄1 + ̅̅̅𝑄0 ; 𝑌6 = ̅̅̅ ̅̅̅1 + 𝑄0 ; 𝑌7 = ̅̅̅
𝑄2 +𝑄 ̅̅̅1 + ̅̅̅
𝑄2 +𝑄 𝑄0
𝑄3 𝑄2 𝑄1 𝑄0 𝑄3𝑡+1 𝑄2𝑡+1 𝑄1𝑡+1 𝑄0𝑡+1
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 1 1 0 0 0 0
N°1 N°2 N°3 N°4 N°5 N°6 N°7 N°8
clock 0 1 0 1 0 1 0 1 0 1 0 1 1 1
𝑄0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
𝑄1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1
𝑄2 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0
𝑄3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
count 0 1 2 3 4 5 0 1 2
4. Analice el siguiente circuito aplicando la metodología respectiva y
mostrando todas tablas. En la tabla de estados obtenida reducir la
tabla si es posible aplicando la metodología.
SOLUCION.
ECUACIONES DE EXCITACIÓN;T
𝑇0 = 1
𝐷1 = 𝑄0
𝐽2 = 𝑄0 . 𝑄1 + ̅̅̅
𝑄1 = ̅̅̅
𝑄1 + 𝑄0
𝐾2 = 𝑌𝑄0 . ̅̅̅
𝑄2 ; 𝑆𝐼 𝑌 = 0 → 𝐾2 = 0, 𝑌 = 1 → 𝐾2 = 𝑄0 . ̅̅̅
𝑄2
𝑍 = 𝑄2
𝑄2 𝑄1 𝑄0 𝑌=0 𝑌=1 Z
0 0 0 1 0 0 1 1 0 0 1 0
0 0 1 1 0 1 1 1 1 1 1 0
0 1 0 0 0 0 1 0 0 0 1 0
0 1 1 1 0 1 1 1 1 1 1 0
1 0 0 1 0 0 1 1 0 0 1 1
1 0 1 1 0 1 1 1 0 1 1 1
1 1 0 0 0 0 1 0 0 0 1 1
1 1 1 1 0 1 1 1 0 1 1 1
𝐽2 𝐾2 𝐷1 𝑇0 𝐽2 𝐾2 𝐷1 𝑇0
TABLA DE TRANSICION
𝑄2 𝑄1 𝑄0 𝑌=0 𝑌=1
0 0 0 1 0 1 1 0 1
0 0 1 1 1 0 1 1 0
0 1 0 0 0 1 0 0 1
0 1 1 1 1 0 1 1 0
1 0 0 1 0 1 1 0 1
1 0 1 1 1 0 1 1 0
1 1 0 1 0 1 1 0 1
1 1 1 1 1 0 1 1 0
𝑡+1
𝑄2 𝑄1𝑡+1 𝑄0𝑡+1 𝑄2𝑡+1 𝑄1𝑡+1 𝑄0𝑡+1
TABLA DE ESTADO
𝑆𝑡 𝑌=0 𝑌=1
𝑆0 𝑆5 /0 𝑆5 /0
𝑆1 𝑆6 /0 𝑆6 /0
𝑆2 𝑆1 /0 𝑆1 /0
𝑆3 𝑆6 /0 𝑆6 /0
𝑆4 𝑆5 /1 𝑆5 /1
𝑆5 𝑆6 /1 𝑆6 /1
𝑆6 𝑆5 /1 𝑆5 /1
𝑆7 𝑆6 /1 𝑆6 /1
𝑆𝑡+1 /𝑍 𝑆𝑡+1 /𝑍
