UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

ESCUELA PROFESIONAL DE INGENIERIA DE TELECOMUNICACIONES

EXAMEN PARCIAL DE SISTEMAS DIGITALES

Indicaciones:
o Emplear SW Boole-Deusto para diagrama de estados.
o Emplear Proteus para graficar circuitos.
o Emplear las tablas desarrolladas en clase que sean necesarios.
o Todo se resuelve en Word.

1. La gráfica representa un diagrama temporal de un contador asíncrono de tres

bits, que se activa por flanco de bajada. Diseñar el circuito secuencial respectivo
aplicando la metodología. Recuerde que el flip flop solo se excita con el valor de
intersección de la perpendicular del flanco y las entradas de excitación.
N°1 N°2 N°3 N°4 N°5 N°6 N°7 N°8
clock 0 1 0 1 0 1 0 1 0 1 0 1 1 1
Q0 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1

Q1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0

Q2 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1

2. Diseñar un registro de desplazamiento que genere la siguiente secuencia

1,1,1,0,0,1. (1,1,…..).Recomendación desplace hasta que la secuencia deje de ser
repetitiva.

Q3 𝑄2 𝑄1 𝑄0 Lect.n°1 Lect.n°2
0 1 1 1 7 7
0 0 1 1 3 3
1 0 0 1 1 9
1 1 0 0 4 C
1 1 1 0 6 E
1 1 1 1 7 F

𝑄3 𝑄2 𝑄1 𝑄0 𝑄3𝑡+1 𝑄2𝑡+1 𝑄1𝑡+1 𝑄0𝑡+1

 0 1 1 1 0 0 1 1
0 0 1 1 1 0 0 1
1 0 0 1 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1

𝑄3 𝑄2 𝑄1 𝑄0 𝑄3𝑡+1 𝑄2𝑡+1 𝑄1𝑡+1 𝑄0𝑡+1 D3 D2 D1 D0

0 1 1 1 0 0 1 1 0 0 1 1
0 0 1 1 1 0 0 1 1 0 0 1
1 0 0 1 1 1 0 0 1 1 0 0
1 1 0 0 1 1 1 0 1 1 1 0
1 1 1 0 1 1 1 1 1 1 1 1
1 1 1 1 0 1 1 1 0 1 1 1

D2= 𝑄2𝑡+1= 𝑄3, D1= 𝑄1𝑡+1 = 𝑄2, D0=𝑄0𝑡+1 = 𝑄1,

𝑄1𝑄0/𝑄3𝑄2 00 01 11 10
00 D D 1 D
01 D D D 1
11 1 0 0 D
10 D D 1 D

D3= Q´ 2+ Q0
´

3. Obtener la secuencia de conteo del contador 74LS161 mostrados en la figura

01 Nota1: MR: master reset, PL: parallel load, EP, ET, no tienen implicancia
para efecto de desarrollo.
 Nota2: el 74ls138 es un decodificador cuyas salidas están activadas en nivel
bajo y tiene tres habilitadores de chip /E0,/E1,E2. Condiciones iniciales de
Q3=Q2=Q1=Q0=0
a) Muestre en la salida del circuito contador Q3, Q2, Q1, Q0, la secuencia de
conteo y represéntelo en un diagrama temporal.
b) Muestre en la salida del circuito decodificador S3, S2, S1, S0.

U1 U2 2
3
S3
3 14 1 15
D0 Q0 A Y0
4 13 2 14 4
D1 Q1 B Y1
5
6
D2 Q2
12
11
3
C Y2
13
12 5
6
S2
D3 Q3 Y3
RCO 15 Y4 11
7 6 10 10
ENP E1 Y5
10
2
ENT
4
5
E2 Y6
9
7 9
8
S1
CLK E3 Y7
9
LOAD
1 74LS138 13
MR
74LS161 12
11
S0
2
3
1

4. Analice el siguiente circuito aplicando la metodología respectiva y mostrando todas

tablas. En la tabla de estados obtenida reducir la tabla si es posible aplicando la
metodología.

1. Tipos de variables

Entrada: Y
Salida: Z
Estado:Q 0,Q 1,Q 2
Excitación: J 0 K 0; J 1 K 1 ; J 2 K 2
2. Tenemos

 J0= K0
 𝑄0= J1;
 Q´ 0= K1
 J2 = Q0.Q1 + Q´ 1
 K2 =YQ0 Q´ 2 , Si Y=0 -> K2 =0; Si Y=1 -> K2 = Q0Q´ 2
 Q2 = Z
Haciendo la tabla

Q t2 Q t1 Q t0 y=0 y=1 Z

0 0 0 1 0 0 1 1 1 1 0 0 1 1 1 0

0 0 1 1 0 1 0 1 1 1 1 1 0 1 1 0
0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0

0 1 1 1 0 1 0 1 1 1 1 1 0 1 1 0

1 0 0 1 0 0 1 1 1 1 0 0 1 1 1 1

1 0 1 1 0 1 0 1 1 1 0 1 0 1 1 1

1 1 0 0 0 0 1 1 1 0 0 0 1 1 1 1

1 1 1 1 0 1 0 1 1 1 0 1 0 1 1 1
J2 K2 J1 K1 J0 K0 J2 K J1 K J0 K
2 1 0

St X=0 Y=0 Z

S0 S5 S5 0

S1 S6 S6 0

S2 S1 S1 0

S3 S6 S6 0

S4 S5 S5 1

S5 S6 S6 1

S6 S5 S5 1

S7 S6 S6 1

St+1 St+1