UNIVERSIDAD NACIONAL MAYOR DE SAN
MARCOS
DECANA DE AMÉRICA
FACULTAD DE INGENIERÍA ELECTRÓNICA Y
ELÉCTRICA
ESCUELA DE INGENIERÍA ELECTRÓNICA
MICRO/NANO SISTEMAS ELECTRÓNICOS
LABORATORIO N°1
PRESENTADO POR: Canales Meza André
CÓDIGO: 15190002
PROFESOR: Mg. Alarcón Matutti Rubén
Lima -
Perú
2020
LABORATORIO N°1
LAYOUT DE TRANSISTORES
A) TRANSISTOR N-MOS
1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en la zona de corte, lineal,
saturación. Interprete el layout realizado por Ud.
Según Shichman Hodges (nivel 1) las ecuaciones de corte, lineal y saturación son
las siguientes:
Fig. 1 Transistor NMOS
Condición para la zona de corte: Vgs<0
Ecuación 1 De corte
Condición para la zona lineal: Vds<Vgs−Vt
Ecuación 2 Lineal
Condición para la zona de saturación:Vds>Vgs−Vt
Ecuación 3 De saturación
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista
de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Fig. 2 Vista de corte.
Fig. 3 Vista 3D.
Dimensiones del transistor NMOS
La dimensión del Layout.
Ancho: 19 λ
= 19*0.125µm = 2.375 µm.
Alto: 19 λ
= 19*0.125µm = 2.375 µm.
El área seria: 19λ*19λ=361*0.0156=5.6316 µm2.
Fig. 4 Transistor NMOS con medidor de distancia
Gráfico 1 Características estáticas Id vs Vd.
Gráfico 2 Características estáticas Id vs Vg.
Gráfico 3 Comportamiento Dinámico
3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, identifique las dimensiones W y L de transistor, muestre en el
layout la ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\crist\OneDrive\Documentos\Escritorio\NMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVd 2 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
VVg 4 0 PULSE(0.00 2.50 2.05N 0.05N 0.05N 2.05N 4.20N)
*
* List of nodes
* "Vd" corresponds to n°2
* "Vout" corresponds to n°3
* "Vg" corresponds to n°4
*
* MOS devices
MN1 3 4 2 0 TN W= 0.75U L= 0.63U
*
C2 2 0 0.319fF (Capacitancia parácita de voltaje de drenador con tierra)
C3 3 0 0.319fF(Capacitancia parácita de voltaje de surtidor con tierra)
C4 4 0 0.119fF (Capacitancia parácita de voltaje de gate con tierra)
*
* n-MOS Model 1:
*
. MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
+GAMMA=0.400 PHI=0.200
*
* p-MOS Model 1:
*
. MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
*
* Transient analysis
*
. TEMP 27.0
. TRAN 0.30PS 20.00N 0.319fF
. PROBE
. END
0.119fF
0.319fF
4. Proponga un procedimiento para hallar la resistencia de
conducción del transistor (cuando opera en la zona de
saturación). Considere el modelo de shichman hodges y asuma los parámetros de
acuerdo con su layout.
La ecuación en zona de saturación con las condiciones de:
Vds>Vgs−Vt
Por lo que
KP W
Ids= . (Vgs−Vt )2
2 L
Donde:
V t =VTO+GAMMA+ √ PHI−V B− √ PHI
Resolvemos y obtenemos que:
V t =0.45+0.4 + √ 0.2−Vb− √0.2=0.8 5 V
300∗10−6 0.75
(
I ds =
2 )0.63
(2−0.8 5)2=0.2 36 mA
Por lo que:
V DS (2−0 . 8 5)
R DS= = =4.87 KΩ
I DS 0.236 m
B) TRANSISTOR P-MOS
1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en la zona de corte, lineal,
Fig. 5 Transistor PMOS
saturación. Interprete el layout realizado por Ud.
Según Shichman Hodges (nivel 1) las ecuaciones de corte, lineal y saturación son
las siguientes:
Condición para la zona de corte: Vgs<0
Ecuación 4 De Corte
Condición para la zona lineal: Vds<Vgs−Vt
Ecuación 5 Lineal
Condición para la zona de saturación:Vds>Vgs−Vt
Ecuación 6 De saturación
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista
de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Fig. 6 Vista de corte.
Fig. 7 Vista 3D.
Dimensiones del transistor NMOS
La dimensión del Layout.
Ancho: 19 λ
= 19*0.125µm = 2.375 µm.
Alto: 20 λ
= 20*0.125µm = 2.5 µm.
El área seria: 19λ*20λ=380*0.0156=5.928 µm2.
Fig. 8 Transistor NMOS con medidor de distancia
Gráfico 4 Características estáticas Id vs Vd.
Gráfico 5 Características estáticas Id vs Vg.
Gráfico 6 Comportamiento Dinámico
3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, identifique las dimensiones W y L de transistor, muestre en el
layout la ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\crist\OneDrive\Documentos\Escritorio\PMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVd 3 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
VVg 5 0 PULSE(0.00 2.50 2.05N 0.05N 0.05N 2.05N 4.20N)
*
* List of nodes
* "GATE" corresponds to n°2
* "Vd" corresponds to n°3
* "Vout" corresponds to n°4
* "Vg" corresponds to n°5
*
* MOS devices
MP1 4 5 3 2 TP W= 0.88U L= 0.63U
*
C2 2 0 3.674fF
C3 3 0 0.366fF(Capacitancia parácita de voltaje de drenador con tierra)
C4 4 0 0.330fF(Capacitancia parácita de voltaje de surtidor con tierra)
C5 5 0 0.119fF(Capacitancia parácita de voltaje de gate con tierra)
*
* n-MOS Model 1 :
*
.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
+GAMMA=0.400 PHI=0.200
*
* p-MOS Model 1:
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
0.366fF
0.119fF 3.674fF
0.330fF
4. Proponga un procedimiento para hallar la resistencia de conducción del transistor
(cuando opera en la zona de saturación). Considere el modelo de shichman hodges
y asuma los parámetros de acuerdo con su layout.
La ecuación en zona de saturación con las condiciones de:
Vds>Vgs−Vt
Por lo que
KP W
Ids= . (Vgs−Vt )2
2 L
Donde:
V t =VTO+GAMMA+ √ PHI−V B− √ PHI
Resolvemos y obtenemos que:
V t =−0.45+0.4 + √ 0.2−Vb−√ 0.2=−0.05 V
120∗10−6 0.88 (
(
I ds =
2 )
0.63
2
2+0.05 ) =0.704 mA
Por lo que:
2. 05 2. 0 5
R DS= = =2.91 KΩ
I DS 0. 704 m
