INFORME #1 DE LABORATORIO
Microprocesadores
Federico Pineda, 9-752-1766 Lab_A
Licenciatura en Ingeniería Eléctrica y Electrónica - Universidad Tecnológica de Panamá,
Facultad de Ingeniería Eléctrica - Universidad Tecnológica de Panamá.
Resumen el siguiente informe muestra el proceso detallado de la simulación de una máquina de estado, utilizando la herramienta
ISE Project de XILIN, en donde a través de esquemáticos podemos simular funciones de operación lógicas de distintos componentes
aplicando pulsos de pruebas y estudiando el comportamiento en las salidas a causa de estos pulsos.
Palabras claves: Automatización, Fotogrametría, Fusión Nuclear, Impulso Variable específico, Plasma, Tecnología sostenible.
1. Introducción 3.2. simulación Onepls
El funcionamiento correcto de los equipos digitales se creó un archivo tipo “VHDL Test Bench” para
depende de los elementos que los componen, es por ello que la realizar la simulación del diseño, en donde se declaro
parte de prueba de dichos equipos garantizará que estos una constante de tiempo “clkpulse” con duración de
funcionen de manera adecuada y sean confiables, este 10ns. Luego se modificó el proceso “tb” para
laboratorio nos permitirá analizar la respuesta de una máquina aplicarle los estímulos, en este caso nuestra única
de estado a pulsos programados y ver sus características. entrada fue clkp así que solo hubo que asignarle el
valor de cero inicial luego cambiarla a uno esperar
que pase unos 10 ciclos de reloj, y luego la
2. Objetivos cambie a cero esperando 20 ciclos de reloj para
• Usar la interfaz de Xilinx ISE para realización de repetir el proceso por segunda vez.
proyectos usando la opción de esquemático. Como resultado de la simulación, la salida “SPOUT”
• Realizar la captación y simulación gráfica de un se muestra en la figura 2.
diseño digital.
• Crear e utilizar componentes para mejorar la
administración de proyectos.
• Repasar los conceptos revisados en cursos
anteriores.
3. Desarrollo
3.1. Onepls Figura 2: grafico de simulación ONEPLS.
Se seleccionaron 2 flip-flop tipo D “FD_1” para la
creación del primer componente.
Este circuito contiene 2 flip-flops tipo D con entrada 3.3. secntrl_1
de reloj activada por flanco de retraso, El propósito una vez culminado y simulado el primer esquemático
de este circuito es la generación de un pulso con una se creo de igual manera otro esquemático usando dos
duración de un ciclo de reloj en la salida SPOUT fdc_1 y un fdp_1 que se pueden obtener de la
cuando en la entrada CLKP categoría de flip-flops.
se aplica un pulso de duración incierta.
Figura 1: conexión para los flip-flop tipo D Figura 3: conexión para los flip-flop tipo D
3.4. simulación secntrl_1 Es importante recalcar que la implementación de
La señal de “RST” debe ser ‘1’ por lo menos durante estas 2 figuras esquemáticas es para la simplificación
un pulso de reloj solo durante el inicio de la de circuitos muy complejos que requieran ser
simulación y después debe reposar en ‘0’. armados por partes y ser ensamblados para la
La señal “a” debe de ser ‘1’ antes del RST y debe simplificación de un circuito más complejo.
permanecer en ‘1’ por lo menos 10 pulsos de reloj
después. Posteriormente “a” debe cambiar a cero y
permanecer así durante los próximos 10 pulsos de
reloj.
El resultado de la simulación se muestra en la Figura 6: componentes trabajando en conjunto
figura4. el funcionamiento de estos componentes en respuesta
a los impulsos aplicados “clkp, a” se muestra en la
figura 7.
Figura 4: grafico de simulación SECNTRL.
Figura 7: grafico de simulación MAIN 1.
4. Implementación
la implementación por ahora no se puede realizar
físicamente, pero se pueden unir ambos componentes 5. Conclusiones
creados anteriormente y de manera similar a los • Nos damos cuenta de que la herramienta “ISE
procedimientos ya explicados previamente, se puede hacer desing suite” es poderosísima para la simulación
una simulación de con ambos componentes trabajando en y creación de programas que pueden ser
conjunto ejecutadas en tarjetas programables
desarrollando así la innovación en el ámbito
4.1. Creación de los componentes tecnológico y abriendo las puertas a realizar
Para la creación de los componentes solo basta crear proyectos personales que pueden ser utilizados
una nueva hoja de esquemáticos y ejecutar la función en beneficio de las personas.
“set as top module” dicha función modificará la • Lo que podemos concluir de la respuesta de la
jerarquía, luego se habilita el proceso “desing
utilities” donde aparecerá la opción “créate
simulación presentada en la figura 7 es la
schematic simbol” en donde los componentes siguiente; vemos que el valor cs11 está en alto
“secntrl_1” y “Onepls” pueden convertirse en mientras que cs12, cs13 están en 0, una vez que
símbolos esquemáticos. cs12 cambia a 1, cs11 cambia su valor a 0, hasta
que la información sea transmitida a cs13,
cambiando cs12 a 0.
6. Recomendaciones
• el estudiante debe ser cauteloso en el uso del
programa dado que muchos pasos podrían
Figura 5: Esquemáticos creados.
confundir y llevar a errores o dificultades en
creación del archivo para simular entorpeciendo
4.2. simulación el trabajo.
para la simulación se procedió a hacer la conexión de • Cada número de pasos recomendaría que sean
ambos componentes “secntrl_1” y “Onepls” como guardados mediante copia de seguridad y evitar
un solo archivo esquemático al cual puse por nombre perder todo lo creado a causa de un cierre
“main1” y el cual utiliza los componentes ya creados inesperado del programa que a veces suele pasar
y se unen para trabajar en conjunto aplicándole • Verificar que las pestañas de sumar al proyecto
pulsos de prueba para así ver el comportamiento de estén seleccionadas para evitar crear un archivo
los puertos de salida “cs11, cs12, cs13” cuyo análisis aparte que no forme parte de la jerarquía.
determina el funcionamiento de la máquina de estado
simulada.
Figura 1: conexión para los flip-flop tipo
Figura 2: grafico de simulación ONEPLS.
Figura 3: conexión para los flip-flop tipo D
Figura 4: grafico de simulación SECNTRL.
Figura 5: Esquemáticos creados.
Figura 6: componentes trabajando en conjunto
Figura 7: grafico de simulación MAIN 1.
