Fabricación y

Dispositivos

Destacar:

Métodos de fabricación.

Estructuras de transistores.

Características de los transistores y cables.

Reglas de diseño.

Plano de diseño.

Fiabilidad
2.1 INTRODUCCION
Comenzaremos nuestro estudio del diseño de VLSI aprendiendo sobre los
transistores y cables y cómo se fabrican. Las propiedades básicas de los
transistores son claramente importantes para el diseño lógico. Ir más allá de un
circuito lógico mínimamente funcional a un diseño de alto rendimiento requiere la
consideración de elementos de circuitos parásitos: capacitancia y resistencia.
Aquellos
los parásitos se crean como subproductos necesarios del proceso de fabricación
que crea los cables y los transistores, lo que nos da una muy buena razón para
comprender los conceptos básicos de cómo se fabrican los circuitos integrados.
También estudiaremos las reglas que deben cumplirse al diseñar las máscaras
utilizadas para fabricar un chip y los conceptos básicos del diseño del diseño.
Nuestro primer paso es comprender las técnicas básicas de fabricación, que
cubriremos en lo descrito en la Sección 2.2. Este material describirá cómo se
hacen las estructuras básicas para transistores y cables. Luego estudiaremos los
transistores y cables, tanto como estructuras integradas como elementos de
circuito, en la Sección 2.3 y la Sección 2.4, respectivamente. Estudiaremos las
reglas de diseño para el diseño en la Sección 2.5. Discutiremos algunas fuentes
físicas de componentes poco confiables en la Sección 2.6. Finalmente,
presentaremos algunos conceptos básicos y herramientas para el diseño del
diseño en la Sección 2.7.
2.2 PROCESOS DE FABRICACION.
Necesitamos estudiar los procesos de fabricación y las reglas de diseño que rigen
el diseño. Los ejemplos siempre son útiles. Utilizaremos como ejemplo las reglas
SCMOS, que han sido definidas por MOSIS, el Servicio de Implementación de
MOS. (MOSIS ahora es un servicio comercial independiente. Otras
organizaciones, como EuroChip / EuroPractice en la Comunidad Europea, VDEC
en Japón y CIC en Taiwán, atienden las necesidades educativas de VLSI en otros
países).
SCMOS es inusual en el sentido de que no se trata de un solo proceso de
fabricación, sino de una colección de reglas que son válidas para una familia de
procesos. El uso de reglas tecnológicas genéricas brinda mayor flexibilidad para
elegir un fabricante para sus chips. También significa que la tecnología SCMOS es
menos agresiva que cualquier proceso de fabricación en particular desarrollado
para algún propósito especial: algunos fabricantes pueden enfatizar la velocidad
de conmutación del transistor, por ejemplo, mientras que otros enfatizan la
cantidad de capas disponibles para el cableado.
Muchos parámetros importantes dependen de la tecnología particular.
Utilizaremos como ejemplo una tecnología de 180 nm (0.18 Pm). También
asumiremos un voltaje de suministro de energía de 1.2 V. Esta tecnología es lo
suficientemente avanzada como para ser utilizada para ASIC pero no introduce
algunas de las complicaciones de los procesos más avanzados.
2.2.1 Descripción general
La sección 2-1 muestra una sección transversal de un circuito integrado. Los
circuitos integrados se construyen sobre un sustrato de silicio proporcionado por la
oblea. La Figura 2-2 muestra a un técnico con 300 mm de una oblea. El tamaño de
las obleas ha aumentado constantemente con los años; obleas más grandes
significan más chips por oblea y mayor productividad.
Los componentes están formados por una combinación de procesos:
 dopando el sustrato con impurezas para crear áreas tales como las
regiones n + y p +;
 agregar o cortar vidrio aislante (dióxido de silicio o SiO2) en la parte
superior del sustrato;
 Agregar cables hechos de silicio policristalino (polisilicio, también conocido
como poli) o metal, aislado del sustrato por SiO2.
figura
Figura 2-1 Sección transversal de un circuito integrado.
Un sustrato de silicio puro contiene el mismo número de dos tipos de portadores
eléctricos: electrones y agujeros. Si bien no podemos entrar en detalles sobre la
física del dispositivo aquí, es importante darse cuenta de que la interacción entre
electrones y agujeros es lo que hace que los transistores funcionen. El objetivo del
dopaje es crear dos tipos de regiones en el sustrato: una región de tipo n que
contiene principalmente electrones y una región de tipo p que está dominada por
agujeros. (Las regiones muy dopadas se denominan n + y p +.) La acción del
transistor se produce en los límites formados adecuadamente entre las regiones
tipo n y tipo p.
figura
Figura 2-2 Una línea de fabricación VLSI (cortesía de IBM).
Las regiones de tipo n y tipo p se pueden usar para fabricar cables y transistores,
pero el polisilicio (que también se usa para formar compuertas de transistores) y el
metal son los materiales principales para el cableado de los transistores debido a
sus propiedades eléctricas superiores. Puede haber varios niveles de cableado de
metal para garantizar que se puedan hacer suficientes cables para crear todo las
conexiones necesarias. Se utilizan varios tipos de metal para la interconexión. El
aluminio, el tungsteno y otros metales se usan para metal cerca del silicio. El
cobre es un mejor conductor, pero es un veneno para los semiconductores, por lo
que se usa solo en capas superiores. El aislamiento de vidrio permite que los
cables se fabriquen sobre el sustrato mediante procesos como los que se usan
para formar transistores. La integración de los cables con los componentes, que
elimina la necesidad de conectar mecánicamente los componentes en el sustrato,
fue una de las invenciones clave que hizo posible el circuito integrado. La figura
clave de mérito para un proceso de fabricación es el tamaño, más
específicamente, la longitud del canal, del transistor más pequeño que puede
fabricar. El tamaño del transistor ayuda a determinar tanto la velocidad del circuito
como la cantidad de lógica que se puede poner en un solo chip. Las tecnologías
de fabricación generalmente se identifican por su longitud mínima de transistor,
por lo que un proceso que puede producir un transistor con una longitud mínima
de canal de 180 nm se denomina proceso de 180 nm. Cuando analicemos las
reglas de diseño, modificaremos las dimensiones del chip a una cantidad
escalable O. Nuestro proceso CMOS O = 90 nm también se conoce como un
proceso CMOS nm; si no se hace referencia explícita a O, el tamaño del proceso
proporciona la longitud mínima del canal.
2.2.2 Pasos de fabricación
Las características se modelan en la oblea mediante un proceso fotolitográfico; la
oblea está cubierta con un material sensible a la luz llamado fotorresistencia, que
luego se expone a la luz con el patrón adecuado. Los patrones que deja la foto
protección después del desarrollo pueden usarse para controlar dónde se cultiva
SiO2 o dónde se colocan los materiales en la superficie de la oblea.
Un diseño contiene información resumida sobre los patrones que se realizarán en
la oblea. Los pasos del procesamiento fotolitográfico se realizan utilizando
máscaras que se crean a partir de la información de diseño proporcionada por el
diseñador. En los procesos simples hay aproximadamente una máscara por capa
en un diseño, aunque en los más complejos
procesa algunas máscaras pueden construirse a partir de varias capas, mientras
que una capa en el diseño puede contribuir a varias máscaras. La Figura 2-3
muestra un diseño simple y la máscara utilizada para formar el patrón de
polisilicio.
figura
Figura 2-3 La relación entre diseños y máscaras de fabricación.
Los transistores se fabrican dentro de regiones llamadas tinas o pozos: un
transistor de tipo n se construye en una p-tub, y un transistor de tipo p se
construye en una n tub. Los pozos evitan la conducción no deseada del drenaje al
sustrato. (Recuerde que el tipo de transistor se refiere al portador minoritario que
forma la capa de inversión, por lo que un transistor de tipo n extrae electrones de
un tubo p).
Hay tres formas de formar tinas en un sustrato:
• comience con una oblea dopada con p y agregue n-tubs;
• comience con una oblea n-dopada y agregue bañeras p;
• comience con una oblea sin dopar y agregue las bañeras n y p.
Los procesos CMOS se desarrollaron originalmente a partir de procesos nMOS,
que utilizan obleas de tipo p en las que se agregan transistores de tipo n. Sin
embargo, el proceso de tina doble, que utiliza una oblea sin dopar, se ha
convertido en el proceso más utilizado porque produce tinas con mejores
características eléctricas. Por lo tanto, utilizaremos un proceso de tina doble como
ejemplo.
La Figura 2-4 ilustra pasos importantes en un proceso de tina doble. Los detalles
pueden variar de un proceso a otro, pero estos pasos son representativos. El
primer paso es colocar las tinas en la oblea en los lugares apropiados para las
obleas de tipo n y p. Las regiones en la oblea se dopan selectivamente mediante
la implantación de átomos de dopantes ionizados en el material, luego se calienta
la oblea para curar el daño causado por la implantación de iones y mover aún más
los dopantes por difusión. La estructura de la bañera significa que los cables tipo n
y tipo p no pueden conectarse directamente. Dado que los dos tipos de cables de
difusión deben existir en diferentes tipos de tubos, no hay forma de construir una
vía que pueda conectarlos directamente. Las conexiones deben hacerse por un
cable separado, generalmente de metal, que se extiende sobre las bañeras.
Los siguientes pasos forman una cubierta de óxido de la oblea y los cables de
polisilicio. El óxido se forma en dos pasos: primero, se cultiva un óxido de campo
grueso sobre toda la oblea. El óxido de campo se graba en áreas directamente
sobre los transistores; un paso separado produce un óxido mucho más delgado
que formará el aislante de las puertas del transistor. Después de que el campo y
los óxidos delgados han crecido, los alambres de polisilicio se forman depositando
el polisilicio cristalino directamente sobre el óxido.
Tenga en cuenta que los cables de polisilicio se han tendido antes de que se
hicieran los cables de difusión; ese orden es fundamental para el éxito del
procesamiento MOS. Los cables de difusión se colocan inmediatamente después
de la deposición de polisilicio para crear transistores autoalineados; el polisilicio
enmascara la formación de cables de difusión en el canal del transistor. Para que
el transistor funcione correctamente, no debe haber espacio entre los extremos de
la fuente y las regiones de difusión de drenaje y el inicio de la puerta del transistor.
Si la difusión se estableciera primero con un orificio dejado para que cubriera el
polisilicio, sería muy difícil alcanzar el espacio con un cable de polisilicio a menos
que el transistor se hiciera muy grande. El procesamiento autoalineado permite
construir transistores mucho más pequeños.
figura
Figura 2-4 Pasos en el procesamiento de una oblea.
Una vez completadas las difusiones, se deposita otra capa de óxido para aislar los
cables de polisilicio y metal. El aluminio ha sido durante mucho tiempo el material
de interconexión dominante, pero el cobre ahora se ha movido a la producción en
masa. El cobre es un conductor mucho mejor que el aluminio, pero incluso
pequeñas cantidades destruirán las propiedades de los semiconductores. Los
chips con interconexión de cobre incluyen una capa de protección especial entre el
sustrato y la primera capa de cobre. Esa capa evita que el cobre ingrese al
sustrato durante el procesamiento.
Los agujeros se cortan en el óxido de campo donde se desean las vías al sustrato.
El metal 1 se deposita entonces donde se desee. El metal llena los cortes para
hacer conexiones entre capas. La capa de metal 2 requiere una secuencia
adicional de oxidación / corte / deposición. Después de que se hayan formado
todas las características importantes del circuito, el chip se cubre con una capa de
pasivación final de SiO2 para proteger el chip de la contaminación química.
2.3 TRANSISTORES.
En esta sección, consideraremos los transistores en detalle. Sobre la base de la
estructura del transistor, desarrollaremos modelos eléctricos para el transistor. En
el transcurso de esta sección, comenzaremos con un modelo muy simple de un
transistor y luego agregaremos detalles. Comenzamos en la Sección 2.3.1 con
una introducción a la estructura física de un transistor y luego desarrollamos un
modelo simple de voltaje-corriente del transistor en la Sección 2.3.2. Discutimos
los parásitos de transistores en la Sección 2.3.3. En la Sección 2.3.4
consideramos el enganche, un problema importante en la operación del transistor.
La sección 2.3.5 desarrolla un modelo más sofisticado del transistor. La Sección
2.3.6 analiza las corrientes de fuga, una fuente importante de disipación de
energía, y la Sección 2.3.7 considera los efectos térmicos de la fuga. Finalmente,
la Sección 2.3.8 habla sobre los modelos Spice de transistores utilizados en la
simulación de circuitos.
2.3.1 Estructura del transistor
La Figura 2-5 muestra la sección transversal de un transistor MOS tipo n. (El
nombre MOS es un anacronismo. Los primeros transistores de este tipo,
inventados por Kahng y Atalla [Sze81] en 1960, utilizaron un cable de metal para
una puerta, convirtiendo el transistor en un sándwich de metal, dióxido de silicio y
sustrato semiconductor. Aunque las puertas del transistor ahora están hechas de
polisilicio, el nombre MOS se ha pegado.) Un transistor de tipo n está incrustado
en un sustrato de tipo p; Está formado por la intersección de un cable de tipo n y
un cable de polisilicio. La región en la intersección, llamada canal, es donde tiene
lugar la acción del transistor. El canal se conecta a los dos cables de tipo n que
forman la fuente y el drenaje, pero está dopado para ser de tipo p.
El dióxido de silicio aislante en el canal (llamado óxido de puerta) es mucho más
delgado que lejos del canal (llamado óxido de campo); tener un óxido delgado en
el canal es crítico para la operación exitosa del transistor.
figura
La Figura 2-6 muestra una fotomicrografía del cruce de un transistor MOS
sección. La fotografía deja claro cuán delgado y sensible es el óxido de la puerta.
La puerta de este transistor está hecha de un sándwich de polisilicio y siliciuro. La
resistencia del sándwich es mucho menor que la del polisilicio directo.
El transistor funciona como un interruptor porque el voltaje de puerta a fuente
modula la cantidad de corriente que puede fluir entre la fuente y el drenaje.
Cuando el voltaje de la puerta (Vgs) es cero, el canal de tipo p está lleno de
agujeros, mientras que la fuente y el drenaje de tipo n contienen electrones. La
unión p-n en el terminal fuente forma un diodo, mientras que la unión en el drenaje
forma un segundo diodo que conduce en la dirección opuesta. Como resultado, no
puede fluir corriente desde la fuente al drenaje. A medida que Vgs se eleva por
encima de cero, la situación comienza a cambiar. Si bien la región del canal
contiene predominantemente portadores de tipo p, también tiene algunos
portadores de tipo n. El voltaje positivo en el polisilicio que forma la puerta atrae a
los electrones. Como son detenidos por el óxido de la puerta, se acumulan en la
parte superior del canal a lo largo del límite de óxido. A un voltaje crítico llamado
voltaje de umbral (Vt), se han acumulado suficientes electrones en el límite del
canal para formar una capa de inversión, una capa de electrones lo
suficientemente densa como para conducir la corriente entre la fuente y el drenaje.
El tamaño de la región del canal está etiquetado en relación con la dirección del
flujo de corriente: la longitud del canal (L) está en la dirección del flujo de corriente
entre la fuente y el drenaje, mientras que el ancho (W) es perpendicular al flujo de
corriente.
figura
Figura 2-6 Fotomicrografía de un transistor MOS submicrónico (cortesía de
Agere).
La cantidad de flujo de corriente es una función de la relación W / L, por las
mismas razones que la resistencia en masa cambia con el ancho y la longitud del
objeto: al ampliar el canal se obtiene una sección transversal más grande para la
conducción, mientras que al alargar el canal aumenta la distancia de corriente
debe fluir a través del canal. Como podemos elegir W y L cuando dibujamos el
diseño, podemos diseñar de manera muy simple la magnitud actual del transistor.
Un transistor de tipo p tiene una estructura idéntica pero materiales
complementarios: intercambie p y n en la Figura 2-5 y tiene una imagen de un
transistor de tipo p. El transistor de tipo p se conduce formando una región de
inversión de agujeros en el canal de tipo n; por lo tanto, el voltaje de puerta a
fuente debe ser negativo para que el transistor conduzca la corriente.
Ejemplo 2-1 Diseño de transistores tipo n y tipo p
El diseño básico de un transistor de tipo n es simple:

Este diseño es de un transistor de tamaño mínimo. La corriente fluye a través del

canal verticalmente.
El diseño de un transistor de tipo p es muy similar:
En ambos casos, los rectángulos de la bañera se agregan según sea necesario.
Los detalles de qué bañera debe especificarse varían de un proceso a otro;
muchos diseñadores usan programas simples para generar las tinas requeridas
alrededor de los rectángulos.
Los ingenieros de fabricación a veces pueden referirse a la longitud dibujada de un
transistor. Los pasos de fotolitografía pueden afectar la longitud del canal. Como
resultado, la longitud real del canal puede no ser la longitud dibujada. La longitud
dibujada suele ser el parámetro de interés para el diseñador digital, ya que ese es
el tamaño del rectángulo que debe usarse para obtener un transistor del tamaño
deseado.
También podemos dibujar un transistor de tipo n más amplio, que ofrece más
corriente:

2.3.2 Un modelo de transistor simple

El comportamiento de los transistores tipo n y tipo p se describe mediante dos
ecuaciones y dos constantes físicas; El signo de una de las constantes distingue
los dos tipos de transistores. Las variables que describen el comportamiento de un
transistor, algunas de las cuales ya hemos encontrado, son:
 Vgs: el voltaje de puerta a fuente;
 Vds: el voltaje de drenaje a la fuente (recuerde que Vds = -Vsd);
 Id: la corriente que fluye entre el drenaje y la fuente.
Las constantes que determinan la magnitud de la corriente de fuente a drenaje en
el transistor son:
 Vt: el voltaje de umbral del transistor, que es positivo para un transistor de
tipo n y negativo para un transistor de tipo p;
  k’: la transconductancia del transistor, que es positiva para ambos tipos de
transistores;
 W / L: la relación ancho-largo del transistor
Tanto Vt como k 'se miden, directa o indirectamente, para un proceso de
fabricación. W / L está determinado por el diseño del transistor, pero dado que no
cambia durante la operación, es una constante de las ecuaciones del dispositivo.
figura
Figura 2-7 Las curvas Id de un transistor de tipo n.
Las ecuaciones que rigen el comportamiento del transistor se escriben
tradicionalmente para mostrar la corriente de drenaje en función de los otros
parámetros. Un modelo razonablemente preciso para el comportamiento del
transistor, escrito en términos del Id de la corriente de drenaje, divide la operación
en lineal y saturado [Yan78]. Para un transistor de tipo n, tenemos:

Para un transistor de tipo p, la corriente de drenaje es negativa y el dispositivo

está encendido cuando Vgs está por debajo del voltaje de umbral negativo del
dispositivo. La Figura 2-7 traza estas ecuaciones sobre algunos valores típicos
para un dispositivo de tipo n.
Cada curva muestra la corriente del transistor a medida que Vgs se mantiene
constante y Vds es barrido de 0 V a un voltaje grande.
La acción del interruptor del transistor ocurre porque la densidad de los portadores
en el canal depende en gran medida del voltaje de puerta a sustrato. Para
|V gs|<|V t|, , no hay suficientes portadores en la capa de inversión para conducir
una corriente apreciable. (Para ver cuánta corriente se conduce en la región del
subliminal, consulte la Sección 2.3.5.) Más allá de ese punto y hasta la saturación,
el número de portadores está directamente relacionado con Vgs: cuanto mayor
sea el voltaje de puerta aplicado, más portadores serán atraídos la capa de
inversión y mayor es la conductividad del transistor.
La relación entre W / L y la corriente de drenaje de fuente es igualmente simple. A
medida que aumenta el ancho del canal, hay más operadores disponibles para
conducir la corriente. Sin embargo, a medida que aumenta la longitud del canal, el
voltaje de drenaje a la fuente disminuye en efecto. Vds es la energía potencial
disponible para empujar a los portadores desde el drenaje a la fuente; A medida
que aumenta la distancia desde el drenaje hasta la fuente, lleva más tiempo
empujar los portadores a través del transistor para un Vds fijo, lo que reduce el
flujo de corriente.
Tabla
Tabla 2-1 Parámetros típicos del transistor para nuestro proceso de 180 nm.
La Tabla 2-1 muestra los valores típicos de k 'y Vt para un proceso de 180 nm. El
siguiente ejemplo calcula la corriente a través de un transistor.
Ejemplo 2-2 Corriente a través de un transistor
Un transistor de tamaño mínimo en las reglas SCMOS es de tamaño L = 2O y W =
3 O. Dado este tamaño de transistor y las características del transistor de 180 nm,
la corriente a través de un transistor de tipo n de tamaño mínimo en el límite entre
el lineal y las regiones de saturación cuando la puerta está en baja tensión serían

La corriente de saturación cuando la puerta del transistor está conectada a una

fuente de alimentación de 1.2 V sería

2.3.3 Parásitos de transistores

Los dispositivos reales tienen elementos parásitos que son artefactos necesarios
de la estructura del dispositivo. El transistor mismo introduce una capacitancia de
compuerta significativa, Cg. Esta capacitancia, que proviene de las placas
paralelas formadas por la puerta de polietileno y el sustrato, forma la mayoría de la
carga capacitiva en pequeños circuitos lógicos; tanto para transistores de tipo n
como de tipo p en un proceso típico de 180 nm. La capacitancia de compuerta
total para un transistor se calcula midiendo el área de la región activa (o W u L) y
multiplicando el área por la capacitancia de la unidad Cg.
Figura
Figura 2-8 Capacidades parásitas desde la puerta hasta las regiones de
superposición de fuente / drenaje.
Sin embargo, podemos querer preocuparnos por las capacitancias de
superposición de fuente / drenaje. Durante la fabricación, los dopantes en las
regiones fuente / drenaje se difunden en todas las direcciones, incluso debajo de
la puerta como se muestra en la Figura 2-8. La región de superposición de fuente /
drenaje tiende a ser una fracción más grande del área del canal en dispositivos
submicrónicos profundos. La región de superposición es independiente de la
longitud del transistor, por lo que generalmente se da en unidades de Faradios por
unidad de ancho de puerta. Entonces la capacitancia de superposición de fuente
total para un transistor sería

También hay una capacitancia de superposición de puerta / volumen debido al

voladizo de la puerta más allá del canal y hacia el volumen.
Las regiones fuente y de drenaje también tienen una capacitancia no trivial para el
sustrato y una resistencia muy grande. La simulación de circuitos puede requerir la
especificación de capacitancias y resistencias de fuente / drenaje. Sin embargo,
las técnicas para medir los parásitos de fuente / drenaje en el transistor son las
mismas que se usan para medir los parásitos de los cables de difusión largos. Por
lo tanto, diferiremos el estudio de cómo medir estos parásitos a la Sección 2.4.1.
2.3.4 Ties Tie y Latchup
figura
Figura 2-9 Sección transversal de un amarre de n-tub.
Un transistor MOS es en realidad un dispositivo de cuatro terminales, pero hasta
ahora hemos ignorado la conexión eléctrica al sustrato. Los sustratos debajo de
los transistores deben conectarse a una fuente de alimentación: el ptub (que
contiene transistores de tipo n) a VSS y el tubo n a VDD. Estas conexiones se
realizan mediante vías especiales llamadas ataduras de bañera.
La Figura 2-9 muestra la sección transversal de una abrazadera de bañera que se
conecta a una n-bañera y la Figura 2-10 muestra una abrazadera de bañera junto
a una vía y un transistor de tipo n. La atadura conecta un cable de metal
conectado a la fuente de alimentación VDD directamente al sustrato. La conexión
se realiza a través de un corte estándar. El sustrato debajo de la atadura de la
bañera está fuertemente dopado con dopantes de tipo n (denotado como n +) para
hacer una conexión de baja resistencia a la bañera. Las reglas de SCMOS hacen
la sugerencia conservadora de que se coloquen conexiones de bañera cada uno o
dos transistores. Otros procesos pueden relajar esa regla para permitir lazos de
tubos cada cuatro o cinco transistores. ¿Por qué no colocar una corbata de
bañera…
 figura
Figura 2-10 Una sección de diseño con un amarre de bañera.
…en cada bañera?: ¿un amarre de bañera por cada 50 o 100 transistores? El uso
de muchos amarres de bañera en cada bañera crea una conexión de baja
resistencia entre la bañera y la fuente de alimentación. Si esa conexión tiene
mayor resistencia, los transistores bipolares parásitos pueden hacer que el chip se
bloquee, inhibiendo el funcionamiento normal del chip.
La Figura 2-11 muestra una sección transversal del chip que se puede encontrar
en un inversor u otra puerta lógica. El transistor MOS y las estructuras de la
bañera forman transistores bipolares parásitos: los transistores npn se forman en
la bañera p y los transistores pnp en la bañera n. Como las regiones de la bañera
no están físicamente aisladas, la corriente puede fluir entre estos transistores
parásitos a lo largo de los caminos que se muestran como cables. Como las
bañeras no son conductores perfectos, algunos de estos caminos incluyen
resistencias parásitas; Las resistencias clave son aquellas entre los terminales de
la fuente de alimentación y las bases de los dos transistores bipolares.
Los transistores y resistores bipolares parásitos crean un rectificador parásito
controlado por silicio, o SCR. El esquema para el SCR y su comportamiento se
muestran en la Figura 2-12. El SCR tiene dos modos de operación. Cuando
ambos transistores bipolares están apagados, el SCR esencialmente no conduce
corriente entre sus dos terminales. A medida que aumenta el voltaje a través del
SCR, puede encenderse y conducir una gran cantidad de corriente…
Figura
Figura 2-11 Parásitos que causan enganche
Figura
Figura 2-12 Características de un rectificador controlado por silicio.
con muy poca caída de voltaje. El SCR formado por los tubos n y p, cuando se
enciende, forma una conexión de alta corriente y bajo voltaje entre VDD y VSS. Su
efecto es acortar los terminales de la fuente de alimentación. Cuando el SCR está
encendido, la corriente que fluye a través de él inunda las bañeras y evita que los
transistores funcionen correctamente. En algunos casos, el chip puede
restablecerse a su funcionamiento normal desconectando y volviendo a conectar
la fuente de alimentación; en otros casos, las altas corrientes causan daños
permanentes al chip.
El punto de conmutación del SCR está controlado por los valores de las dos
resistencias de la fuente de alimentación Rs y Rw. Cada transistor bipolar en el
SCR se enciende cuando su voltaje de base a emisor alcanza 0.7 V; ese voltaje es
controlado por el voltaje a través de las dos resistencias. Cuanto mayor es la
resistencia, se requiere menos corriente parásita a través de la bañera para
causar una caída de voltaje a través de la resistencia parásita que puede
encender el transistor asociado. Agregar más ataduras de bañera reduce los
valores de Rs y Rw. La distancia máxima entre los amarres de la bañera se elige
para garantizar que el chip no se trabe durante el funcionamiento normal.
2.3.5 Características avanzadas del transistor
Para comprender mejor el transistor, derivaremos las características básicas del
dispositivo que se establecieron en la Sección 2.3.2. En el camino, podremos
identificar algunos efectos de segundo orden que pueden llegar a ser significativos
cuando intentamos optimizar el diseño de un circuito.
La capacitancia de placa paralela de la puerta determina las características del
canal. Sabemos por la física básica que la capacitancia de óxido de placa paralela
por unidad de área (en unidades de Faradios por cm2) es

donde está la permitividad del dióxido de silicio (aproximadamente 3.9H0, donde

H0, la permitividad del espacio libre, es) y xox es el espesor del óxido en
centímetros.
La concentración de portador intrínseco de silicio se denota como. Las
concentraciones de dopaje de tipo N se escriben como (donante) mientras que las
concentraciones de dopaje de tipo p se escriben como (aceptor). La tabla 2-2
muestra los valores de algunas constantes físicas importantes.
La aplicación de un voltaje de la polaridad adecuada entre la puerta y el sustrato
atrae a los portadores minoritarios a la placa inferior del condensador, a saber, la
región del canal cerca del óxido de la puerta. El voltaje umbral se define como
Tabla
Tabla 2-2 Valores de algunas constantes físicas.
el voltaje al cual el número de portadores minoritarios (electrones en un transistor
de tipo n) en la región del canal es igual al número de portadores mayoritarios en
el sustrato. (Esto en realidad define la condición de umbral fuerte). Por lo tanto, el
voltaje umbral puede calcularse a partir de los voltajes componentes que
determinan el número de portadores en el canal. El voltaje umbral (suponiendo
que el voltaje fuente / sustrato es cero) tiene cuatro componentes principales:
Consideremos cada uno de estos términos.
• El primer componente, es el voltaje de banda plana, que en los procesos
modernos tiene dos componentes principales:

Φ gs es la diferencia en las funciones de trabajo entre la puerta y el material del

sustrato, mientras que Qf es la carga superficial fija. (La carga atrapada solía ser
un problema importante en el procesamiento MOS que aumentaba el voltaje de
banda plana y, por lo tanto, el voltaje umbral. Sin embargo, las técnicas de
procesamiento modernas controlan la cantidad de carga atrapada).
A
Si el polisilicio de compuerta se dopa n a una concentración de Ndp, la fórmula
para la diferencia de la función de trabajo es

Si el polisilicio de compuerta se dopa n a una concentración de Ndp, la fórmula

para la diferencia de la función de trabajo es

El segundo término es el potencial de superficie. En el voltaje de umbral, el

potencial de superficie es dos veces el potencial de Fermi del sustrato:

El tercer componente es el voltaje a través del condensador de placa paralela. El

valor de la carga en el condensador Qb es

(No derivaremos este valor, pero la raíz cuadrada proviene del valor de la
profundidad de la región de agotamiento).
• También se realiza un paso adicional de implantación de iones para ajustar el
voltaje umbral: la carga fija de los iones proporciona un voltaje de polarización en
la puerta. El ajuste de voltaje tiene el valor, donde es la concentración de
implantación de iones; El ajuste de voltaje puede ser positivo o negativo,
dependiendo del tipo de ion implantado.
Cuando el voltaje fuente / sustrato no es cero, debemos agregar otro término al
voltaje umbral. La variación del voltaje umbral con el voltaje fuente / sustrato se
denomina efecto corporal, que puede afectar significativamente la velocidad de las
puertas lógicas complejas. La cantidad en la cual se incrementa el voltaje umbral
es

El término es el factor de efecto corporal, que depende del grosor del óxido de la
puerta y del dopaje del sustrato:

(Para calcular, sustituimos el ND de dopaje de n-tub por NA). Veremos cómo debe
tenerse en cuenta el efecto corporal al diseñar puertas lógicas en la Sección 3.3.4.
Ejemplo 2-3 Tensión umbral de un transistor
Primero, calcularemos el valor de la tensión umbral de un transistor de tipo n con
cero sesgo de fuente / sustrato. Primero, algunos valores razonables para los
parámetros:

Calculemos cada término de Vto:

Entonces,
Tenga en cuenta que se necesita una implantación de iones significativa para dar
un voltaje de umbral que sea razonable para el diseño de circuitos digitales.
¿Cuál es el valor del efecto corporal a un voltaje de fuente / sustrato de 0.5 V?
Primero, calculamos el factor de efecto corporal:

Luego

Esta es una pequeña fracción del voltaje umbral

La ecuación de la corriente de drenaje de la Ecuación 2-1 se puede encontrar
integrando la carga sobre el canal. La carga en un punto y viene dada
simplemente por la definición de una capacitancia de placa paralela:

El diferencial de voltaje sobre una distancia diferencial en el canal es

donde P es la movilidad (n- o p-) en la superficie y W es, por supuesto, el ancho
del canal. Por lo tanto, la corriente total del canal es

El factor uCox recibe el nombre k' o transconductancia de proceso. A veces

llamamos a k’W / L la transconductancia del dispositivo E. Esta integral nos da la
fórmula de la corriente de drenaje de la región lineal de la Ecuación 2-1. En la
saturación, nuestro modelo de primer orden supone que la corriente de drenaje se
vuelve independiente del voltaje de drenaje y mantiene ese valor a medida que
aumenta Vds. Como se muestra en la Figura 2-13, la profundidad de la capa de
inversión varía con la caída de voltaje a lo largo del canal y, en la saturación, su
altura se ha reducido a cero.
Pero esta ecuación básica de la corriente de drenaje ignora la pequeña
dependencia de la corriente de drenaje en Vds en la saturación. El aumento de
Vds mientras está en saturación hace que el canal se acorte ligeramente, lo que a
su vez aumenta ligeramente la corriente de drenaje. Este fenómeno puede
modelarse multiplicando la ecuación 2-2 por un factor (1 + OVds).
(Desafortunadamente, el parámetro de modulación de longitud del canal λ recibe
el mismo símbolo que el factor de escala
Figura
Figura 2-13 Forma de la capa de inversión en función del voltaje de la puerta.
λ.) El valor de O se mide empíricamente, no derivado. Esto nos da la nueva
ecuación de corriente de drenaje para la región de saturación.
Desafortunadamente, el término λ causa una ligera discontinuidad entre las
ecuaciones de corriente de drenaje en las regiones lineal y de saturación; en el
punto de transición, el término λ Vds introduce un pequeño salto en Id.
Claramente, una discontinuidad en la corriente de drenaje no es físicamente
posible, pero la discontinuidad es pequeña y generalmente puede ignorarse
durante el análisis manual del comportamiento del transistor. Sin embargo, la
simulación de circuitos puede requerir el uso de una formulación ligeramente
diferente que mantenga la corriente de drenaje continua.
2.3.6 Fugas y corrientes subliminales
La corriente de drenaje a través del transistor no cae a cero una vez que el voltaje
de la puerta cae por debajo del voltaje umbral. Una variedad de corrientes de fuga
continúa fluyendo a través de varias partes del transistor, incluida una corriente
subliminal a través del canal. Esas corrientes son pequeñas, pero se están
volviendo cada vez más importantes en aplicaciones de baja potencia. No solo
necesitan muchos circuitos
para operar bajo drenajes de corriente muy baja, pero las corrientes por debajo del
umbral se están volviendo relativamente más grandes a medida que se reducen
los tamaños de los transistores.
Las corrientes de fuga provienen de una variedad de efectos dentro del transistor
[Roy00]:
 Las uniones pn con polarización inversa en el transistor, como la que se
encuentra entre el drenaje y su pozo, transportan pequeñas corrientes de
polarización inversa.
 La corriente de inversión débil (también conocida como corriente subliminal)
se transporta a través del canal cuando la puerta está por debajo del
umbral.
 La reducción de la barrera inducida por el drenaje es una interacción entre
la región de agotamiento del drenaje y la fuente que hace que se reduzca la
barrera potencial de la fuente.
 La corriente de fuga de drenaje inducida por la compuerta ocurre alrededor
del campo eléctrico alto debajo de la superposición de compuerta / drenaje.
 Las corrientes de perforación fluyen cuando las regiones de agotamiento de
fuente y drenaje se conectan dentro del canal.
 Las corrientes de túnel de óxido de la puerta son causadas por altos
campos eléctricos en la puerta.
 Se pueden inyectar portadoras calientes en el canal.
Diferentes mecanismos dominan a diferentes voltajes de drenaje, con inversión
débil que domina a bajos voltajes de drenaje.
En tecnologías nanométricas, la corriente subliminal es la mayor fuente de
corriente de fuga. La corriente subliminal se puede escribir como [Roy00]:

La pendiente subliminal S caracteriza la magnitud de la corriente de inversión débil

en el transistor. La pendiente subliminal está determinada por una gráfica de log Id
vs. Vgs. Un valor S de 100 mV / década indica un transistor con fugas, con valores
más bajos que indican corrientes de fuga más bajas.
La corriente subliminal es una función de la tensión umbral Vt. El voltaje umbral
está determinado principalmente por el proceso. Sin embargo, dado que el voltaje
umbral se mide en relación con el sustrato, podemos ajustar Vt cambiando el
sesgo del sustrato. Aprovecharemos este efecto en la Sección 3.6.
2.3.7 Efectos térmicos
Los sistemas VLSI modernos generan grandes cantidades de calor, lo suficiente
como para que el chip deba diseñarse teniendo en cuenta los efectos térmicos.
Las corrientes de fuga son una causa principal de generación de calor en
dispositivos nanométricos, por lo que vale la pena considerar las causas básicas
de la generación de calor aquí.
Cualquier flujo de corriente a través del chip genera calor. En tecnologías CMOS
anteriores, la fuga era insignificante y el consumo de energía estaba dominado por
flujos de corriente dinámicos. Hoy, las corrientes de fuga representan una gran
fracción de la disipación de potencia total. Lo más importante, algunas fuentes de
fuga dependen de la temperatura y las temperaturas más altas causan más
corriente de fuga. Esta retroalimentación positiva entre temperatura y corriente se
conoce como fuga térmica y puede hacer que un chip se queme rápidamente.
La fuente más importante de corriente de fuga dependiente de la temperatura es la
corriente de fuga por debajo del umbral, que también es la mayor fuente de
corriente de fuga [Ped06]. La corriente del sustrato varía con la temperatura a una
velocidad de 8x a 12x por 100C, lo que significa que las corrientes de umbral
pueden aumentar drásticamente a medida que el chip se calienta. Además, las
corrientes de fuga por debajo del umbral aumentan a medida que avanzamos
hacia tecnologías más pequeñas; estas corrientes aumentaron en más de 10x de
0.25 Pm a 90 nm.
2.3.8 Modelos de especias
Un simulador de circuito, del cual Spice [Nag75] es el ejemplo prototípico,
proporciona la descripción más precisa del comportamiento del sistema mediante
la resolución de voltajes y corrientes a lo largo del tiempo. La base para la
simulación de circuitos son las leyes de Kirchoff, que describen la relación entre
voltajes y corrientes. Los elementos lineales, como resistencias y condensadores,
tienen valores constantes en las leyes de Kirchoff, por lo que las ecuaciones
pueden resolverse mediante técnicas estándar de álgebra lineal.
Sin embargo, los transistores son no lineales, lo que complica enormemente la
solución de las ecuaciones del circuito. El simulador de circuito utiliza un modelo,
un circuito equivalente cuyos parámetros pueden variar con los valores de los
voltajes y corrientes de otros circuitos, para representar un transistor. A diferencia
de los circuitos lineales, que pueden resolverse analíticamente, las técnicas de
solución numérica deben usarse para resolver circuitos no lineales. La solución se
genera como una secuencia de puntos en el tiempo. Dada la solución del circuito
en el tiempo t, el simulador elige un nuevo tiempo t + G y resuelve los nuevos
voltajes y corrientes. La dificultad de encontrar la solución t + G aumenta cuando
los voltajes y las corrientes del circuito cambian muy rápidamente, por lo que el
simulador elige el paso de tiempo G en función de las derivadas de Is y Vs.
Tabla
Tabla 2-3 Nombres de algunos parámetros de Spice.
Los valores resultantes se pueden trazar de varias maneras usando herramientas
interactivas.
Una simulación de circuito es tan precisa como el modelo para el transistor. Spice
admite una serie de modelos de transistores (y otros dispositivos) que varían en su
precisión y gasto computacional [Gei90]. El modelo Spice de nivel 1 es
aproximadamente las ecuaciones del dispositivo de la Sección 2.3. Utilizamos el
modelo de nivel 49 para las simulaciones descritas en este libro. Los nuevos
modelos se desarrollan e incorporan regularmente en Spice a medida que avanza
la tecnología de fabricación y cambian las características del dispositivo. El
modelo que utiliza en sus simulaciones generalmente será determinado por su
proveedor de fabricación, quien le proporcionará los parámetros del modelo en
formato Spice.
La Tabla 2-3 proporciona los nombres de Spice para algunos parámetros comunes
de los modelos de Spice y su correspondencia con los nombres utilizados en la
literatura. Los proveedores de procesos suelen proporcionar a los clientes los
parámetros del modelo Spice directamente. Debe usar estos valores en lugar de
intentar derivarlos de algunos otros parámetros.
2.4 Cables y vías
Figura
Figura 2-14 Una sección transversal de un chip que muestra cables y vías.
La Figura 2-14 ilustra la sección transversal de un nido de cables y vías. Los
cables de difusión y p-difusión se crean al dopar las regiones del sustrato. Se
colocan cables de polisilicio y metal sobre el sustrato, con dióxido de silicio para
aislarlos del sustrato y entre sí. Los cables se agregan en capas al chip,
alternando con SiO2: se agrega una capa de cables sobre el dióxido de silicio
existente, luego el conjunto se cubre con una capa adicional de SiO2 para aislar
los nuevos cables de la siguiente capa. Las vías son simplemente cortes en el
SiO2 aislante; el metal fluye a través del corte para hacer la conexión en la capa
deseada debajo.
Como se mencionó en la Sección 2.2, la interconexión de cobre ahora se puede
producir en volumen gracias a una capa de protección especial que evita que el
cobre envenene los semiconductores en el sustrato. Los métodos de fabricación y,
por lo tanto, las reglas de diseño para la interconexión de cobre son similares a los
utilizados para los cables de aluminio. Sin embargo, como veremos en el Capítulo
3, las características del circuito del cobre difieren radicalmente de las del
aluminio.
figura
Figura 2-15 Sección transversal de doce niveles de interconexión metálica
(cortesía de IBM).
La figura 2-15 muestra una fotomicrografía de una estructura de interconexión
multinivel con doce capas de metal. La capa inferior es de tungsteno, todas las
capas superiores son de cobre. Esta fotografía muestra las enormes variaciones
en el tamaño de los cables: los niveles más cercanos a los transistores son
pequeños, mientras que los cables en los niveles más altos son más anchos y
más altos. A menudo se hace referencia a estos anchos en la terminología nX,
donde el nivel inferior de interconexión es 1X y las capas más altas pueden tener
algún factor mayor. En este caso, las primeras cinco capas de cobre son 1X con
un ancho de 0.12 Pm, las siguientes tres tienen una escala de 2X y las dos
siguientes tienen una escala de 6X. (La capa superior está hecha de una aleación
de cobre / aluminio y se usa para conexiones fuera del chip).
Además de transportar señales, se utilizan líneas metálicas para suministrar
energía a todo el chip. Los cables de metal en chip tienen una capacidad limitada
de transporte de corriente, como cualquier otro cable. (Los cables de polietileno y
de difusión también tienen limitaciones de corriente, pero como no se usan para la
distribución de energía, esas limitaciones no afectan el diseño). Los electrones
que se desplazan a través del gradiente de voltaje en una línea de metal chocan
con los granos de metal que forman el cable. Una colisión de suficiente energía
puede mover apreciablemente el grano de metal. Bajo altas corrientes, las
colisiones de electrones con granos metálicos hacen que el metal se mueva; Este
proceso se llama migración de metales (también conocido como electromigración)
[Mur93].
El tiempo medio de falla (MTTF) para los alambres de metal, el tiempo que tarda
en fallar el 50% de los sitios de prueba, es una función de la densidad de
corriente:

donde j es la densidad de corriente, n es una constante entre 1 y 3, y Q es la

energía de activación de difusión. Esta ecuación se deriva de la relación de
velocidad de deriva.
Los cables de metal pueden manejar 1 mA de corriente por micrón de ancho de
cable bajo las reglas SCMOS. (El ancho se mide perpendicular al flujo de
corriente). Un ancho mínimo de 1 cable de metal puede manejar 0,54 mA de
corriente. Esto es suficiente para manejar varias puertas, pero en diseños más
grandes, sin embargo, dimensionar las líneas de suministro de energía es
fundamental para garantizar que el chip no falle una vez que se instala en el
campo.
2.4.1 Parásitos de alambre
Los cables, vías y transistores introducen elementos parásitos en nuestros
circuitos. Nos concentraremos aquí en análisis de resistencia y capacitancia. Es
importante comprender las propiedades estructurales de nuestros componentes
que introducen elementos parásitos y cómo medir los valores de los elementos
parásitos a partir de diseños.
La capacitancia del cable de difusión se introduce por las uniones p-n en los
límites entre la difusión y la cuba o sustrato subyacente. Si bien estas capacidades
cambian con el voltaje a través de la unión, que varía durante la operación del
circuito, generalmente asumimos los valores del peor de los casos. Una medición
precisa de la capacitancia del cable de difusión requiere
Figura
Figura 2-16 Capacidades de pared lateral y pared inferior de una región de
difusión.
Cálculos separados para el fondo y los lados del cable: la densidad de dopaje y,
por lo tanto, las propiedades de unión varían con la profundidad. Para medir la
capacitancia total, medimos el área de difusión, llamada capacitancia de pared
inferior, y el perímetro, llamada capacitancia de pared lateral, como se muestra en
la Figura 2-16, y sumamos las contribuciones de cada uno.
El valor de capacitancia de la región de agotamiento viene dado por

Esta es la capacitancia de agotamiento de polarización cero, suponiendo un

voltaje cero y un cambio brusco en la densidad de dopaje de Na a Nd. El ancho de
la región de agotamiento xd0 se muestra en la Figura 2-16 como la región oscura;
la región de agotamiento se divide entre los lados n + y p + de la unión. Su valor
viene dado por
donde el voltaje incorporado Vbi viene dado por

La capacitancia de la unión es una función del voltaje a través de la unión Vr:

Entonces, la capacitancia de la unión disminuye a medida que aumenta el voltaje

de polarización inversa.
Figura
Figura 2-17 Capacidades de placa y franjas de un condensador de placa paralela.
El mecanismo de capacitancia para cables de polietileno y metal es, en contraste,
el condensador de placa paralela de la física de primer año. También debemos
medir el área y el perímetro en estas capas para estimar la capacitancia, pero por
diferentes razones. La capacitancia de la placa por unidad de área supone placas
paralelas infinitas. Tomamos en cuenta los cambios en los campos eléctricos en
los bordes de la placa agregando una capacitancia marginal por unidad de
perímetro. Estas dos capacitancias se ilustran en la Figura 2-17. Se pueden formar
capacitancias entre los cables de señal. En tecnologías conservadoras, la
capacidad parasitaria dominante se encuentra entre el cable y el sustrato, y la
capa de dióxido de silicio forma el aislante entre las dos placas paralelas.
En los niveles más altos de interconexión, los parásitos de cable a cable son cada
vez más importantes. Tanto la capacitancia entre dos capas diferentes como entre
dos cables en la misma capa son capacitancias básicas de placas paralelas. La
capacitancia parásita entre dos cables en diferentes capas, como Cm1m2 en la
Figura 2-18, depende del área de superposición entre los dos cables. En nuestro
proceso típico de 180 nm, la capacitancia de la placa entre el metal 1 y el metal 2
es de 14 aF / cm2 y la placa de metal 1-metal3
Figura
Figura 2-18 Acoplamiento capacitivo entre señales en la misma y diferentes capas.
la capacitancia es de 14 aF / cm2. Cuando dos cables se unen durante una larga
distancia, con uno que permanece sobre el otro, la capacitancia de capa a capa
puede ser muy grande. La capacitancia entre dos cables en la misma capa,
Cw1w2 en la figura, está formada por los lados verticales de los cables metálicos.
Los alambres de metal pueden ser muy altos en relación con su ancho, por lo que
el acoplamiento vertical de la pared no es despreciable. Sin embargo, esta
capacitancia depende de la distancia entre dos cables. Los valores dados en las
especificaciones del proceso son para cables de separación mínima, y la
capacitancia disminuye en un factor a medida que aumenta la distancia. Cuando
dos cables en la misma capa corren en paralelo durante una larga distancia, la
capacitancia de acoplamiento puede llegar a ser muy grande.
El siguiente ejemplo ilustra cómo medir la capacidad parásita de un diseño.
Ejemplo 2-4 Medición de capacitancia parasitaria
Los cables de n-difusión en nuestro proceso típico de 180 nm tienen una
capacidad de pared inferior de 940 aF / Pm2 y una capacidad de pared lateral de
200 aF / Pm. Los cables de difusión p tienen capacitancias de pared inferior y
lateral de 1000 aF / Pm2
 y 200 aF / Pm, respectivamente. La capacitancia de la pared lateral de un cable
de difusión es típicamente tan grande o más grande como sus capacitancias de la
pared inferior porque el dopado de pozo / sustrato es más alto cerca de la
superficie. Las capacidades típicas de metal 1 en un proceso son 36 aF / Pm2
para placa y 54 aF / Pm para flecos; Los valores de poli típicos son placa de 63 aF
/ Pm2 y franja de 63 aF / Pm. El hecho de que la capacitancia de difusión sea un
orden de magnitud mayor que la capacitancia de metal o polietileno sugiere que
debemos evitar el uso de grandes cantidades de difusión.
Aquí está nuestro cable de ejemplo, hecho de n-difusión y metal conectado por
una vía:

Para medir la capacitancia de un cable, simplemente mida el área y el perímetro

de cada capa, calcule las capacidades de la pared inferior y de la pared lateral, y
sumelas. El único inconveniente potencial es que nuestras medidas de diseño son
probablemente, como en este ejemplo, en unidades O, mientras que las
capacidades unitarias se miden en unidades de Pm (no nm). La sección de
difusión n del cable ocupa
de la capacidad de la pared inferior. En este caso, contamos la n-difusión que
subyace a la vía, ya que contribuye capacitancia al sustrato.
El perímetro de la n-difusión es, moviéndose en sentido antihorario desde la
esquina superior izquierda,

dando una capacitancia total de la pared lateral de 0.72 fF. Debido a que las
capacidades de la pared lateral y la pared inferior están en paralelo, las
agregamos para obtener la contribución de difusión n de 1.1 fF.
La sección de metal 1 tiene un área total de, dando una capacitancia de placa de
0.051 fF. El perímetro del metal es

para una capacitancia marginal de 0.156 fF y una contribución total de metal de

0.16 fF. Una medición ligeramente más precisa contaría el área de metal que
recubre la n-difusión de manera diferente, estrictamente hablando, el metal forma
una capacitancia para la difusión, no para el sustrato, ya que la difusión es el
material más cercano. Sin embargo, dado que el área de vía es relativamente
pequeña, la aproximación de la capacitancia metálica de 1 n difusión por una
capacitancia metálica de 1 sustrato no cambia significativamente el resultado.
La capacitancia total del cable es la suma de las capacitancias de capa, ya que los
capacitores de capa están conectados en paralelo. La capacitancia total del cable
es 1.3 fF; la capacitancia de n-difusión domina la capacitancia del cable, a pesar
de que la sección metálica 1 del cable es más grande.
figura
Figura 2-19 La resistencia por unidad cuadrada es constante
La resistencia del cable también se calcula midiendo el tamaño del cable en el
diseño, pero la unidad de resistividad es ohmios por cuadrado (Ω/□), no ohmios
por micrón cuadrado. La resistencia de una unidad cuadrada de material es la
misma para un cuadrado de cualquier tamaño; para entender, considere la Figura
2-19. Suponga que una unidad cuadrada de material tiene una resistencia de 1Ω.
Dos cuadrados de material conectados en paralelo tienen una resistencia total de
medio Ω. Conectar dos de estos rectángulos en serie crea un cuadrado de 2 u2
con una resistencia de 1 Ω. Por lo tanto, podemos medir la resistencia de un cable
midiendo su relación de aspecto.
La Figura 2-20 muestra dos cables de ejemplo. El cable superior está hecho de
polisilicio, que tiene una resistividad de 8 Ω/□ en nuestro proceso de 180 nm. La
corriente fluye en la dirección mostrada; la longitud del cable es a lo largo de la
dirección del flujo de corriente, mientras que el ancho del cable es perpendicular a
la corriente. El cable está compuesto por 18/3 cuadrados conectados en serie,
dando una resistencia total de 48 Ω.
El segundo cable es más interesante porque está doblado. Una curva de 90 en un
cable ofrece menos resistencia porque los electrones más cercanos a la esquina
recorren una distancia más corta. Una aproximación simple y común es contar
cada rectángulo de esquina cuadrada como 1/2 cuadrado de resistencia. El cable
se puede dividir en tres partes: 9/3 = 3 cuadrados, 1/2 cuadrados y 6/3 = 2
cuadrados. La resistividad de difusión P es aproximadamente 2 Ω/□, dando una
resistencia total de 11 Ω
figura
Figura 2-20 Un ejemplo de cálculo de resistencia.
En nuestro proceso típico de 180 nm, un cable de n-difusión tiene una resistividad
de aproximadamente 7 Ω/□, con metal 1, metal 2 y metal 3 con resistividades de
aproximadamente 0.08, 0.08 y 0.03 Ω/□, respectivamente. Tenga en cuenta que
los cables de difusión en particular tienen mayor resistividad que los cables de
polisilicio, y que los cables de metal tienen bajas resistividades.
Las regiones fuente y de drenaje de un transistor tienen una capacitancia y
resistencia significativas. Estos parásitos, por ejemplo, se introducen en una
simulación de Spice como características del dispositivo en lugar de como
modelos de cable separados. Sin embargo, medimos los parásitos de la misma
manera que mediríamos los parásitos en un cable aislado, midiendo el área y el
perímetro hasta el límite de la fuente / drenaje.
Las vías han agregado resistencia porque el corte entre las capas es más
pequeño que los cables que conecta y porque la interfaz de los materiales
introduce resistencia. La resistencia de la vía suele estar determinada por la
resistencia de los materiales: una vía metálica 1-metal 2 tiene una resistencia
típica de aproximadamente 5 Ω mientras que un contacto metal1-poli tiene una
resistencia de 10 Ω. Raramente nos preocupamos por la exactitud a través de la
resistencia en el diseño del diseño; en su lugar, tratamos de evitar introducir vías
innecesarias en las rutas actuales para las cuales la baja resistencia es crítica.
2.4.2 Efecto de la piel en la interconexión de cobre
Los conductores de baja resistencia como el cobre no solo exhiben inductancia,
sino que también muestran una relación de resistencia más compleja debido a un
fenómeno llamado efecto de la piel [Ram65]. El efecto de la piel hace que la
resistencia de un conductor de cobre aumente (y su inductancia disminuya) a altas
frecuencias.
 figura
Figura 2-21 Cómo la corriente cambia con la frecuencia debido al efecto de la piel.
Un conductor ideal conduciría corrientes solo en su superficie. La corriente en la
superficie es un efecto de límite: cualquier corriente dentro del conductor
establecería una fuerza electromagnética que induciría una corriente opuesta y
canceladora. El cableado de cobre utilizado en los circuitos integrados es un
conductor no ideal; a bajas frecuencias, la fuerza electromagnética es lo
suficientemente baja y la resistencia es tan alta que la corriente se conduce a
través de la sección transversal del cable. Sin embargo, a medida que aumenta la
frecuencia de la señal, aumentan las fuerzas electromagnéticas. Como se ilustra
en la Figura 2-21, la corriente a través de un conductor aislado migra hacia los
bordes a medida que aumenta la frecuencia; cuando el conductor está cerca de un
suelo, la corriente en ambos se mueve uno hacia el otro.
El efecto de la piel hace que la resistencia del conductor aumente con la
frecuencia. La profundidad de la piel G es la profundidad a la cual la corriente del
conductor se reduce a 1 / e = 37% de su valor de superficie [Che00]:

donde f es la frecuencia de la señal, P es la permeabilidad magnética y V es la

conductividad del cable. La profundidad de la piel disminuye como la raíz
cuadrada de la frecuencia.
Cheng et al [Che00] proporcionan una estimación del retraso por unidad de
longitud de un cable que sufre el efecto de la piel. Dos valores, Rdc y Rhf, estiman
la resistencia a frecuencias bajas y altas:

donde w y t son el ancho y la altura del conductor, respectivamente. La

profundidad de la piel G asegura que Rhf dependa de la frecuencia. La resistencia
por unidad de longitud se puede estimar como

donde N es un factor de ponderación típicamente valorado en 1.2.

El efecto de la piel generalmente se vuelve importante a frecuencias de
gigahercios en los circuitos integrados. Algunos microprocesadores ya funcionan a
esas frecuencias y más chips lo harán en el futuro cercano.
2.5 Teoría y práctica de fabricación
Los diseños se crean a partir de tres tipos de componentes básicos: transistores,
cables y vías. Hemos visto las estructuras de estos componentes creados durante
la fabricación. Ahora consideraremos el diseño de los diseños que determinan el
circuito que se fabrica. Las reglas de diseño gobiernan el diseño de componentes
individuales y los espacios de interacciones y conexiones eléctricas, entre esos
componentes. Las reglas de diseño determinan las propiedades de bajo nivel de
los diseños de chips: cómo se pueden hacer pequeñas puertas lógicas
individuales; qué tan pequeños se pueden hacer los cables que conectan las
compuertas y, por lo tanto, la resistencia parásita y la capacidad que determinan el
retraso.
Las reglas de diseño están determinadas por las demandas conflictivas del
empaque de componentes y el rendimiento de viruta. Por un lado, queremos que
los componentes sean lo más pequeños posible, para poner tantas funciones
como sea posible en el chip.
Por otro lado, dado que los transistores y cables individuales son tan pequeños
como la característica más pequeña que puede producir nuestro proceso de
fabricación, los errores durante la fabricación son inevitables: los cables pueden
cortocircuitarse o nunca conectarse, los transistores pueden estar defectuosos,
etc. Un modelo común para el rendimiento de un solo tipo de estructura es una
distribución Gamma [Mur93]:

El rendimiento total para el proceso es entonces el producto de todos los

componentes de rendimiento:

Esta fórmula sugiere que el bajo rendimiento incluso para uno de los pasos del
proceso puede causar serios problemas de rendimiento final. Pero ser demasiado
conservador con respecto a las reglas de diseño conduce a chips que son
demasiado grandes (lo que a su vez reduce el rendimiento) y demasiado lentos
también. Intentamos equilibrar la funcionalidad del chip y el rendimiento de
fabricación siguiendo reglas para el diseño de diseño que nos dicen qué
construcciones de diseño pueden causar los mayores problemas durante la
fabricación.
2.5.1 Errores de fabricación
Las reglas de diseño para un proceso en particular pueden ser confusas a menos
que comprenda la motivación de las reglas: los tipos de errores que pueden ocurrir
mientras se fabrica el chip. Las reglas de diseño para un proceso están
formuladas para minimizar la aparición de problemas comunes de fabricación y
llevar el rendimiento de chips correctos a un nivel aceptable.
El tipo más obvio de problema de fabricación es un cable u otra característica que
se hace demasiado ancha o demasiado estrecha. Este problema puede ocurrir por
una variedad de razones: los errores fotolitográficos pueden dejar un patrón
erróneo para pasos posteriores; las variaciones de materiales locales pueden
causar diferentes tasas de difusión o deposición; Los pasos de procesamiento en
una función cercana pueden causar interacciones perjudiciales. Un problema
importante en la fabricación es la planarización [Gha94]: los cables de metal y
poliester dejan colinas en el óxido. Las protuberancias en el óxido pueden alisarse
mediante varios métodos químicos o mecánicos diferentes; Si no lo hace, se
producen problemas de cobertura de pasos que pueden provocar roturas en las
capas de metalización posteriores. En cualquier caso, el resultado es un cable
demasiado estrecho o demasiado ancho. Como se muestra en la Figura 2-22, un
cable que es demasiado estrecho puede no conducir nunca corriente o puede
quemarse después de
figura
Figura 2-22 Problemas cuando los cables son demasiado anchos o estrechos.
algún uso Un cable demasiado ancho puede cortarse involuntariamente a otro
cable o, como en el caso de un cable de polietileno que se superpone a un cable
de difusión paralelo, cortar en otro elemento.
El remedio más simple para estos problemas es la introducción de reglas de
espaciado y ancho mínimo, que toman una variedad de formas en nuestras reglas
de diseño. Las reglas de ancho mínimo dan un tamaño mínimo para un elemento
de diseño; ayudan a garantizar que, incluso con pequeñas variaciones en la
posición de las líneas que forman el elemento, el elemento tendrá un tamaño
aceptable. Las reglas de espacio proporcionan una distancia mínima entre los
bordes de los elementos de diseño, de modo que las variaciones de
procesamiento menores no harán que el elemento se superponga a los elementos
de diseño cercanos.
figura
Figura 2-23 Problemas potenciales en la fabricación de transistores.
También tenemos una serie de reglas de composición para garantizar que los
componentes estén bien formados. Considere el diseño del transistor en la Figura
2-23: la acción del transistor en sí tiene lugar en el canal, en la intersección de las
regiones de polisilicio y difusión, pero un diseño de transistor válido requiere
extensiones de las regiones poli y de difusión más allá del límite. Las extensiones
de polietileno aseguran que ningún hilo de difusión cortocircuite la fuente y el
drenaje. Las extensiones de difusión aseguran que se pueda hacer un contacto
adecuado con la fuente y el drenaje.
figura
Figura 2-24 Posibles problemas en la fabricación vía.
Las vías también tienen reglas de construcción: el material en ambas capas a
conectar debe extenderse más allá del corte de SiO2; y el corte debe ser de un
tamaño fijo. Como se muestra en la Figura 2-24, el requisito de superposición
simplemente asegura que el corte conectará completamente los elementos de
diseño deseados y no se conectará por error al sustrato u otro cable. Sin embargo,
el problema clave en la fabricación vía es hacer los cortes. Un chip grande puede
contener millones de vías, todas las cuales deben abrirse correctamente para que
el chip funcione. El proceso de grabado ácido que crea cortes debe ser muy
uniforme; los cortes pueden no ser ni demasiado pequeños ni poco profundos ni
demasiado grandes.
No es difícil montar una estantería en la pared con un taladro eléctrico; es fácil
dimensionar y colocar con precisión cada orificio requerido. Ahora imagine hacer
esos agujeros cubriendo la pared con ácido en puntos seleccionados, luego limpie
la pared después de unos minutos, y debería empatizar con los problemas de
fabricación de vías en los circuitos integrados. El corte también debe rellenarse
con material sin romperse a medida que el material fluye por el borde del corte. El
tamaño, la forma y el espaciado de los cortes de vía están estrictamente regulados
por los procesos de fabricación modernos para proporcionar el máximo
rendimiento de vía.
2.5.2 Teoría y práctica de escala
Los procesos de fabricación se mejoran constantemente. La capacidad de hacer
dispositivos cada vez más pequeños es la fuerza impulsora detrás de la Ley de
Moore. Pero muchas características del proceso de fabricación no cambian a
medida que los dispositivos se reducen, los diseños no tienen que ser
completamente rediseñados, simplemente reducidos en tamaño. Podemos
aprovechar al máximo la escala del proceso formulando nuestras reglas de diseño
para que sean explícitamente escalables.
Escalaremos nuestras reglas de diseño expresándolas no en distancias físicas
absolutas, sino en términos de O, el tamaño de la característica más pequeña en
un diseño. Todas las características se pueden medir en múltiplos integrales de O.
Al elegir un valor para O, establecemos todas las dimensiones en un diseño
escalable.
Escalar diseños tiene sentido porque los chips realmente se vuelven más rápidos
a medida que los diseños se reducen. Como resultado, no tenemos que rediseñar
nuestros circuitos para cada nuevo proceso para garantizar que la velocidad no
disminuya a medida que aumenta la densidad de empaque. Si los circuitos se
vuelven más lentos con transistores más pequeños, entonces los circuitos y
diseños tendrían que ser rediseñados para cada proceso.
Los diseños de circuitos digitales escalan porque las cargas capacitivas que deben
ser accionadas por puertas lógicas se reducen más rápido que las corrientes
suministradas por los transistores en el circuito [Den74]. Para entender por qué,
suponga que todos los parámetros físicos básicos del chip se reducen por un
factor:
• longitudes y anchos: W o W / x, L o L / x;
• dimensiones verticales tales como grosores de óxido: toxo tox / x;
• concentraciones de dopaje: Ndo Nd / x;
• tensiones de alimentación: VDD - VSS o (VDD - VSS) / x.
Ahora queremos calcular los valores de los parámetros físicos escalados, que
denotaremos por variables con símbolos de sombrero. Un resultado es que las
escalas de transconductancia del transistor: desde

[Mul77],

(Ueffes la movilidad del portador y es la constante dieléctrica). El voltaje umbral se

escala con el espesor del óxido, por lo tanto. Ahora calcule la escala de la
corriente de drenaje de saturación W / L:

 La escala de la capacitancia de la puerta es fácil de calcular:

El retraso total del circuito lógico depende de la capacitancia a cargar, la corriente
disponible y el voltaje a través del cual se debe cargar el capacitor; usaremos
como una medida de la velocidad de un circuito sobre escalamiento. El voltaje a
través del cual oscila el circuito lógico está determinado por la fuente de
alimentación, por lo que el voltaje se escala como. Cuando conectamos todos
nuestros valores,

Entonces, a medida que el diseño se escala de

, el circuito en realidad se acelera por un factor x.

En la práctica, pocos procesos son perfectamente escalables en λ. A medida que
los diseñadores de procesos aprenden más, inevitablemente mejoran algún paso
en el proceso de una manera que no se escala. Los diseños de alto rendimiento
generalmente requieren alguna modificación cuando se migran a un proceso más
pequeño a medida que cambian las propiedades de sincronización detalladas. Sin
embargo, la escalabilidad de los sistemas VLSI ayuda a contener los cambios
requeridos.
tabla
Tabla 2-4 Metodologías de escala de interconexión para cableado global [Syl01].
Las interconexiones escalan de manera algo diferente que los transistores porque
presentan diferentes problemas de fabricación. Sylvester y Hu presentaron varias
metodologías diferentes para escalar la interconexión global [Syl01]. Las leyes de
escala ideales cambian las dimensiones vertical y horizontal por igual. La escala
de dimensión constante, en cambio, no cambia los parámetros básicos del
cableado. Bajo la escala ideal, la resistencia por unidad de longitud crece
rápidamente a medida que los cables se escalan, mientras que en la escala de
dimensión constante, la resistencia por unidad de longitud se mantiene igual.
Como muestra la Figura 2-15, los niveles más altos de interconexión tienen, de
hecho, dimensiones más grandes, que reflejan esencialmente la interconexión sin
escala de las generaciones anteriores de tecnología, que proporciona una
interconexión de menor resistencia para el cableado global.
La Hoja de ruta internacional de tecnología para semiconductores (ITRS)
(http://www.itrs.net) es un plan, escrito por la industria de semiconductores, para el
desarrollo de la fabricación de semiconductores y la continuación de la Ley de
Moore. La hoja de ruta se reescribe o actualiza cada año. Este documento, que
describe el lado práctico de la escala, proporciona objetivos para la escala y los
desafíos que deben cumplirse para alcanzar esos objetivos.
tabla
Tabla 2-5 Objetivos de la hoja de ruta de ITRS 2005 [Int05].
La Tabla 2-5 muestra algunos valores para los parámetros básicos del proceso de
la Hoja de ruta de 2005. Para cada año, se proporcionan los valores objetivo para
el paso 1/2 (ancho de un cable) de metal 1, la longitud de la puerta para
microprocesadores y la longitud de la puerta para ASIC de baja potencia.
2.5.3 Reglas de diseño de SCMOS
Finalmente, llegamos a las reglas de diseño SCMOS. Las reglas completas de
SCMOS se encuentran en el sitio web de MOSIS
(http://www.mosis.com/Technical/ Designrules / scmos / scmos-main.html). En
esta sección, solo resumiremos algunas de las reglas básicas. El conjunto
completo de reglas es complejo y puede cambiar con el tiempo. Las reglas básicas
de SCMOS definen dos capas de metal; Las opciones permiten hasta seis capas
de metal. Se han agregado dos conjuntos especiales de reglas, SCMOS Sub-
micron y SCMOS Deep, para procesos submicron. Comenzaremos con las reglas
básicas de SCMOS y luego pasaremos a estas reglas especiales. Emitiremos
estas reglas en términos de O. Para las reglas SCMOS, un proceso de 180 nm el
valor nominal para O es 0.09 Pm 90 nm. Los diseños SCMOS deben diseñarse en
una cuadrícula.
figura
Figura 2-25 Un resumen de las reglas de diseño de SCMOS.
Las reglas de diseño generalmente se especifican como imágenes que ilustran
situaciones básicas, con notas para explicar características que no se describen
gráficamente fácilmente. Si bien esta presentación puede ser difícil de relacionar
con un diseño real, la práctica le enseñará a identificar posibles violaciones de las
reglas de diseño en un diseño a partir de las situaciones prototipo en las reglas.
Muchos programas de editor de diseño, como Magic [Ost84], tienen correctores de
reglas de diseño integrados que identificarán las violaciones de las reglas de
diseño en la pantalla. Usar un programa de este tipo es de gran ayuda para
aprender las reglas de diseño de procesos.
La Figura 2-25 resume las reglas básicas de diseño de espaciado y tamaño
mínimo. Clasificar las situaciones descritas en estas imágenes como separación,
tamaño mínimo o composición lo ayudará a distinguir y aprender las reglas.
Muchas de estas reglas son válidas para cualquier estructura de bañera: n tub, p-
tub o twin-tub. Sin embargo, las reglas con respecto a las bañeras y los amarres
de la bañera dependen necesariamente de la estructura de la bañera.
Las reglas básicas de separación y tamaño mínimo son:
• metal 1 El ancho mínimo es de 3 λ, la separación mínima es de 3 λ.
• metal 2 El ancho mínimo es de 3 λ, la separación mínima es de 4 λ.
• polisilicio El ancho mínimo es de 2 λ, la separación mínima de poli-poli es de 2 λ.
• p-, n-difusión El ancho mínimo es de 3 λ, la separación mínima entre las
difusiones del mismo tipo es de 3 λ, la separación mínima de p-diff-n-diff es de 10
λλ.
• tinas Las tinas deben tener al menos 10 λ de ancho. La distancia mínima desde
el borde de la bañera al área activa de fuente / drenaje es de 5 λ.
Las reglas básicas de construcción son:
• transistores El transistor más pequeño es de ancho 3 λ y longitud 2 λ; poli se
extiende 2 λ más allá de la región activa y la difusión se extiende 3 λ. La región
activa debe ser al menos 1 λ de una vía polimetálica, 2 λ de otro transistor y 3 λ de
una abrazadera de bañera.
• vias Los cortes son 2 λ u 2 λ; El material en ambas capas a conectar se extiende
1 λ en todas las direcciones desde el corte, lo que hace que el tamaño total sea de
4 λ u 4λ. (MOSIS también sugiere otra vía de construcción con 1.5 λ de material
alrededor del corte. Esta construcción es más segura pero la regla de diseño
fraccional puede causar problemas con algunas herramientas de diseño). Los
tipos de vía disponibles son:
• n / p-difusión-poli;
• polimetal 1;
• n / p-difusión-metal 1;
• metal 1 – metal 2;
Si se colocan varias vías en una fila, los cortes sucesivos deben estar separados
por al menos 2λ. El espaciado a una vía se refiere al objeto 4 λ u 4λ completo,
mientras que el espaciado a un corte de vía se refiere al corte 2 u 2 λ.
• amarres de bañera Un amarre de bañera p está hecho de un corte de 2 λu 2 λ, un
elemento metálico de 4 λ u 4λ y una difusión de 4 λu 4 λ p +. Un empate n-tub
está hecho con una difusión n + que reemplaza la difusión p +. Un amarre de
bañera debe ser de al menos 2 λ de un contacto de difusión.
Es importante recordar que las diferentes reglas tienen diferentes dependencias
de la conectividad eléctrica. Las reglas de espacio para cables, por ejemplo,
dependen de si los cables están en el mismo nodo eléctrico. Se pueden tocar dos
segmentos de cable en el mismo nodo eléctrico. Sin embargo, dos cortes de vía
deben estar separados por al menos 2 λ, incluso si están en la misma red
eléctrica. Del mismo modo, dos regiones activas siempre deben estar separadas
por 2 λ, incluso si son transistores paralelos.
Las reglas para el metal 3 son:
• El ancho mínimo de metal 3 es de 6 λ, la separación mínima es de 4 λ.
• Disponible a través del metal 3 es al metal 2. Las conexiones del metal 3 a otras
capas se deben realizar primero conectando al metal 2.
Como se mencionó anteriormente, las reglas SCMOS Sub-micron y SCMOS Deep
se han desarrollado para admitir procesos submicron. La Tabla 2-6 describe
algunos de los cambios introducidos por estos conjuntos de reglas; El conjunto
completo de cambios se encuentra en el sitio web de MOSIS. Si desea diseñar
para un proceso en particular, deberá determinar qué conjunto de reglas debe
seguir.
Hay algunas otras reglas que no encajan en la clasificación de separación /
tamaño mínimo / composición.
• Un corte en polisilicio debe ser al menos 3 λ de otro polisilicio.
• Los cortes de polisilicio y los cortes de difusión deben estar separados por al
menos 2 λ.
• Un corte debe ser al menos 2 λ de una región activa del transistor.
• Un contacto de difusión debe estar al menos a 4 λ de otra difusión.
• Una vía de metal 2 no debe estar directamente sobre polisilicio.
tabla
Tabla 2-6 Algunas diferencias entre las reglas SCMOS, SCMOS Sub-micron y
SCMOS Deep.
Otra regla es evitar generar pequeñas características negativas. Considere el
diseño de la Figura 2-26: los dos bordes de la muesca están separados por 1 λ,
pero ambos lados de la muesca están en el mismo nodo eléctrico. Los dos bordes
no corren el riesgo de provocar un cortocircuito inadvertido debido a un error de
fabricación, pero la muesca misma puede causar errores de procesamiento.
Algunos pasos de procesamiento se realizan, por conveniencia, en el negativo de
la máscara dada, como se muestra en la figura. La muesca en la máscara positiva
forma una protuberancia de 1λ de ancho en la máscara negativa. Una
característica tan pequeña en la fotorresistencia, llamada característica de
máscara negativa, puede romperse durante el procesamiento, flotar alrededor del
chip y aterrizar en otro lugar, causando una pieza de material no deseada.
Podemos minimizar las posibilidades de que la fotorresistencia perdida cause
problemas al requerir que todas las características negativas tengan al menos 2 λ
de tamaño.
figura
Figura 2-26 Una característica de máscara negativa.
Las reglas de antena ayudan a proteger los transistores contra daños a sus óxidos
de puerta. Los cables de polisilicio o metal que están conectados a los transistores
pueden acumular carga; la carga puede fluir a través del óxido de la puerta
utilizando un mecanismo conocido como túnel Fowler-Nordheim [Sze81]. Si la
carga es lo suficientemente grande, esta corriente dañará el óxido de la puerta.
Las reglas de la antena restringen la relación del cableado de polietileno o metal al
área de la puerta, la relación de cable a puerta no debe ser mayor que una
cantidad dada.
2.5.4 Parámetros de proceso típicos
Los valores típicos de los parámetros del proceso para un proceso de fabricación
de 180 nm se dan en la Tabla 2-7. Usamos el término típico en términos
generales; Estos son valores aproximados que no reflejan un proceso de
fabricación en particular y los valores de los parámetros reales pueden variar
ampliamente. Siempre debe solicitar los parámetros de proceso a su proveedor al
diseñar un circuito que tiene la intención de fabricar.
2.5.5 Litografía para procesos nanométricos
Hasta ahora hemos tratado las reglas de diseño como una simple pero completa
abstracción del proceso de fabricación: si seguimos las reglas de diseño, nuestros
chips serán fabricables con altos rendimientos. Sin embargo, a medida que
avanzamos a tamaños de características muy finos en el rango de nanómetros,
nuestra visión simple de la litografía debe cambiar.
figura
Figura 2-27 Muesca en litografía a escala nanométrica.
tabla
Tabla 2-7 Parámetros típicos para nuestro proceso de 180 nm.
La litografía se eligió como un proceso básico para la fabricación de
semiconductores cuando el tamaño de las características era grande en
comparación con la longitud de onda de la luz. Las características de hoy son
pequeñas en comparación con las longitudes de onda de incluso la radiación
invisible. Como resultado, las características expuestas en el chip por la máscara
no coinciden exactamente con las características dibujadas de la máscara. Como
se ilustra en la Figura 2-27, las características que se dibujan en la máscara dan
como resultado características distorsionadas en la oblea. Este efecto se conoce
como proximidad óptica. Al modificar las máscaras, podemos hacer que las
características fabricadas aparezcan como las deseamos, a pesar de que esas
características fabricadas diferirán de las formas en la máscara corregida.
La corrección de proximidad óptica (OPC) analiza máscaras, determina dónde
pueden ocurrir problemas y modifica las máscaras para corregir los efectos de
proximidad óptica. La corrección exacta requiere curvas continuas en las
máscaras, que no podemos fabricar. Algunas herramientas OPC permiten al
usuario seleccionar la precisión de las correcciones de máscara y la tolerancia
permitida entre la corrección ideal y la real.
2.5.6 Integración 3-D
La tecnología tradicional VLSI construye transistores en un solo plano, pero se han
desarrollado varias tecnologías para organizar e interconectar transistores en tres
dimensiones. La integración tridimensional tiene varios beneficios importantes.
Primero, mueve los transistores más cerca, lo que se traduce en retrasos más
cortos siempre que los cables que se pueden construir en la tercera dimensión
sean de calidad suficiente. En segundo lugar, algunas tecnologías 3-D permiten
combinar diferentes técnicas de fabricación para que, por ejemplo, se pueda usar
un proceso digital para algunos de los transistores, mientras que un proceso
optimizado para dispositivos analógicos se puede usar para otras partes del
sistema.
Se han desarrollado varias tecnologías 3-D que tienen características muy
diferentes [Dav05]. Una técnica comúnmente utilizada es apilar chips y usar la
unión tradicional de cables, como describiremos en la Sección 7.5, para conectar
los chips. La unión de cables apilados se usa comúnmente para sistemas de
teléfonos celulares en chips porque mejora tanto el tamaño físico como el
consumo de energía. Una alternativa es a través de silicio vía (TSV) con
apilamiento de troqueles, en el que se fabrican vías entre troqueles que van de un
chip a otro para que los chips puedan apilarse verticalmente. En este caso, las
vías TSV deben presentar baja resistencia y los chips deben alinearse
cuidadosamente. Una tercera alternativa son las estructuras enterradas de
múltiples capas (MLBS), en las que se construyen varias capas de dispositivos
sobre un solo sustrato antes de que se realicen las interconexiones.
 fabricado
Una ventaja del apilamiento de troqueles es que requiere cambios relativamente
pequeños en la tecnología de fabricación básica en comparación con los enfoques
MLBS. Los dados se pueden apilar de dos maneras diferentes: cara a cara o cara
a cara. El apilamiento de troqueles 3D es una tecnología prometedora para
procesadores [Loh07].
2.6 Fiabilidad
La confiabilidad siempre ha sido una preocupación para los diseñadores de
circuitos integrados debido al pequeño tamaño de los dispositivos y las variaciones
naturales que ocurren en los procesos de fabricación. Sin embargo, los procesos
nanométricos introducen nuevos problemas de confiabilidad, algunos de los cuales
deben manejarse a niveles más altos de abstracción. Las técnicas modernas de
diseño para la fabricación y diseño para el rendimiento se basan en una
comprensión fundamental de los mecanismos de falla de los circuitos integrados.
figura
Figura 2-28 La curva de la bañera para mayor confiabilidad.
Los procesos tradicionales de fabricación de VLSI produjeron chips que fueron
notablemente confiables durante un largo período. La figura 2-28 ilustra la forma
general de fallas versus tiempo para los procesos tradicionales. Esta curva se
conoce como la curva de la bañera debido a su forma: muchas virutas fallaron en
las primeras horas de operación, luego ocurrieron pocas fallas durante años y
finalmente las virutas comenzaron a fallar a un ritmo mayor a medida que se
desgastaban. Las fallas tempranas del chip se conocen como mortalidad infantil;
Puede ser causado por una variedad de fallas de fabricación que crean
estructuras marginales como cables delgados o transistores malformados. Un
modelo comúnmente usado para la confiabilidad del chip es una probabilidad
exponencial de falla [Mur93]:

Este modelo supone que la tasa de falla comienza alta y disminuye rápidamente.
Los fabricantes generalmente queman sus chips durante un período de tiempo al
hacerlos funcionar con energía para que los chips marginales fallen en la fábrica
en lugar de en manos del cliente.
La curva de la bañera se refiere a fallas duras, lo que significa fallas funcionales
permanentes del chip. Las fallas transitorias, que causan errores en ciertas
salidas, no fueron una preocupación importante durante bastante tiempo en los
circuitos digitales, aunque lo han sido durante mucho tiempo en los recuerdos. Las
fallas transitorias pueden provenir de varias causas, incluidos cambios de bits y
errores de sincronización.
La métrica más común para las tasas de falla es el tiempo medio de falla (MTTF).
Esta métrica define el tiempo medio hasta la próxima aparición de un mecanismo
de falla dado. Según MTTF, podemos determinar otras métricas interesantes,
como la vida útil.
A medida que avanzamos hacia los procesos nanométricos, las nuevas fuentes de
confiabilidad se convierten en una preocupación. Muchos de estos mecanismos de
falla promueven fallas transitorias. Desafortunadamente, no podemos decir
fácilmente qué chips en un lote de fabricación serán más propensos a fallas
transitorias; incluso si pudiéramos, tirar todos los chips que pueden producir fallas
transitorias conduciría los rendimientos a niveles inaceptablemente bajos. La
creciente importancia de las fallas transitorias nos hace considerar la confiabilidad
durante todo el proceso de diseño.
En esta sección, primero veremos las fuentes tradicionales de falta de
confiabilidad, luego pasaremos a las causas de la falta de confiabilidad en los
procesos nanométricos.
2.6.1 Fuentes tradicionales de falta de fiabilidad
Los procesos de fabricación de semiconductores son complejos y construyen
muchas estructuras diferentes. Como resultado, se han identificado varios
mecanismos de falla importantes diferentes para los procesos VLSI tradicionales
[Ren06]:
• difusión y uniones Defectos de cristal, precipitación de impurezas, desalineación
de la máscara, contaminación de la superficie.
• óxidos Iones móviles, poros, estados de interfaz, portadores calientes,
descomposición dieléctrica dependiente del tiempo.
• Metalización. Rasguños y huecos, daños mecánicos, contactos no óhmicos,
cobertura de escalones, adherencia débil, grosor inadecuado, corrosión,
electromigración, migración de tensiones.
• pasivación Agujeros y grietas, variaciones de espesor, contaminación, inversión
de superficie.
Se destacan varios mecanismos: descomposición dieléctrica dependiente del
tiempo (TDDB), portadores calientes, inestabilidad de temperatura de polarización
negativa (NTBI), electromigración, migración de estrés y errores suaves. Algunos
de estos mecanismos de falla apuntan a los transistores, mientras que otros
provienen de la interconexión.
La ruptura dieléctrica dependiente del tiempo ocurre porque los campos eléctricos
a través de los óxidos de la puerta inducen tensiones que dañan el óxido. Los
transistores pequeños requieren óxidos muy delgados que son más susceptibles a
esta forma de daño. El modelo tradicional para las tasas de falla de TDDB se
conoce como la ecuación de Black [Ren06]:
En esta fórmula, A es una constante, es la energía de activación en eV, E es la
intensidad del campo eléctrico en MV / cm, E es el coeficiente de intensidad del
campo eléctrico en cm / MV, k es la constante de Boltzmann y T es la temperatura
absoluta .
Un portador caliente es un portador que gana suficiente energía para saltar del
sustrato de silicio al óxido de la puerta. A medida que estos portadores calientes
se acumulan, crean una carga espacial en el óxido que afecta el voltaje umbral del
transistor y otros parámetros. Varios factores, como el voltaje de la fuente de
alimentación, la longitud del canal y la temperatura ambiente pueden afectar la
velocidad a la que se producen los portadores calientes.
La inestabilidad de temperatura de polarización negativa es particular de los
dispositivos pMOS. Se refiere a cambios debido al estrés que introduce estados
de interfaz y carga de espacio. Curiosamente, esta degradación se puede revertir
aplicando un sesgo inverso al transistor. Como resultado, no es un mecanismo de
falla significativo para los transistores de tipo p cuyos voltajes de polarización
cambian de adelante hacia atrás regularmente, pero es muy importante para los
transistores con polarización de DC.
La electromigración es un mecanismo de falla degenerativa para cables que
hemos mencionado anteriormente. El cableado de aluminio incluye granos que
llevan muchos defectos; Estos límites de grano son la fuente más importante de
problemas de electromigración.
La migración de tensión es causada por tensión mecánica y puede ocurrir incluso
cuando no fluye corriente a través del cable. Estas tensiones son causadas por los
diferentes coeficientes de expansión térmica de los cables y los materiales en los
que residen. Las fallas pueden ser causadas por la exposición a largo plazo a
temperaturas moderadas en el rango. Las fallas también pueden ocurrir debido a
tensiones a corto plazo a temperaturas muy altas.
Los errores suaves provocan que las celdas de memoria cambien de estado. Los
errores suaves pueden ser causados por partículas alfa que generan portadores
en exceso a medida que viajan a través del sustrato. Los materiales utilizados en
los paquetes incluyen pequeñas cantidades de uranio y torio, que aún son
suficientes para causar tasas notables de errores suaves.
2.6.2 Fiabilidad en tecnologías nanométricas
A medida que avanzamos hacia tecnologías más allá de 90 nm, las variaciones en
muchos parámetros importantes se vuelven muy grandes. Con tantos parámetros
cada vez más variables, ya no podemos tratar la confiabilidad como un problema
determinista: descartar todos los chips potencialmente problemáticos reduciría
drásticamente el rendimiento, tal vez a cero. En geometrías nanométricas
debemos tratar muchos problemas de diseño como probabilísticos, no
deterministas. Además, otros parámetros de diseño, como el voltaje de la fuente
de alimentación y la temperatura de funcionamiento, introducen factores
adicionales que pueden causar un número significativo de fallas transitorias.
figura
Figura 2-29 Fugas y variaciones de frecuencia en chips fabricados [Bor0] 2003
ACM.
Borkar y col. [Bor03] identifica las variaciones en el proceso, el voltaje de
suministro y la temperatura (PVT), tanto las variaciones sistemáticas y aleatorias,
como el desafío de diseño clave en las tecnologías de nanómetros. Aquí,
consideraremos la naturaleza de estos desafíos. En secciones posteriores,
veremos técnicas de diseño que pueden usarse para mitigar estos problemas.
Tanto la longitud del canal como el voltaje umbral varían significativamente en los
transistores a escala nanométrica. Un resultado de esto es que la corriente de
fuga puede variar en grandes cantidades. La Figura 2-29 muestra variaciones en
la corriente de fuga y la frecuencia máxima de operación medida a partir de chips
fabricados. El gráfico muestra que la corriente de fuga puede variar en 20x.
Además, las variaciones más amplias se producen en chips que funcionan a las
frecuencias más altas. Los chips que pueden operar a frecuencias más altas
tienen primas más altas, pero los chips de alta frecuencia con altas corrientes de
fuga son menos valiosos y, si se escapan lo suficiente, pueden ser inutilizables.
La interconexión utilizada para distribuir la energía a través del chip no es un
conductor ideal e introduce su propio comportamiento transitorio. La actividad a
través del chip también cambia en función del espacio y el tiempo, causando
variaciones en la corriente demandada por la red de suministro de energía. Como
el voltaje de la fuente de alimentación suministrada en cada punto del chip varía,
la fuga subliminal de los transistores varía. Voltajes de suministro de energía más
bajos también resultan en velocidades de conmutación más lentas de las puertas.
El voltaje mínimo aceptable de la fuente de alimentación está determinado por el
rendimiento requerido, mientras que el voltaje máximo aceptable de la fuente de
alimentación está determinado por la fiabilidad requerida.
A medida que los chips operan a frecuencias más altas, las temperaturas de la
matriz cambian. Las temperaturas de funcionamiento más altas degradan el
rendimiento de los transistores y la interconexión. Las variaciones de temperatura
en el chip pueden hacer que los subsistemas de comunicación se ejecuten en
diferentes puntos operativos, lo que puede causar fallas.
Sato y col. [Sat05] define un coeficiente de altura libre para las densidades de
corriente permitidas para el peor consumo de calor:
 es la densidad de corriente máxima definida a la temperatura de
referencia de 120 C.

es un límite actual que proporciona el mismo tiempo medio de falla

que el dado por la ecuación de sección de Black (EQ 2-31). Dado que las
temperaturas en algunas uniones pueden ser sustancialmente más altas que en
otras debido a variaciones en la actividad y la corriente, Sato et al. informe que
puede ser tan bajo como 30% de
Dado que los dispositivos semiconductores son sensibles a la temperatura,
podemos usarlos como sensores para medir la temperatura en el chip; Estas
medidas se pueden utilizar para controlar hardware o software de gestión térmica.
Los sensores de temperatura integrados pueden medir la temperatura absoluta o
diferencial [Alt06]. Un sensor absoluto está hecho de una unión pn que se
encuentra en uno de los transistores bipolares parásitos que se muestran en la
Figura 2-11. Un transistor MOS también se puede utilizar como sensor. Los
circuitos alrededor del dispositivo sensor convierten el comportamiento del
dispositivo en una forma útil para los sistemas de gestión térmica. Los sensores de
temperatura diferencial dependen de los efectos del termopar que relacionan las
diferencias de voltaje y temperatura.
2.7 Diseño y herramientas de diseño
Los diseños son muy detallados y diseñarlos puede ser muy tedioso y difícil. En
esta sección, presentaremos algunas abstracciones y metodologías para
ayudarnos a diseñar diseños.
2.7.1 Diseños para circuitos
En última instancia, queremos diseñar diseños para circuitos. El diseño de diseño
requiere no solo un conocimiento de los componentes y las reglas de diseño, sino
también estrategias para diseñar diseños que se ajusten a otros circuitos y que
tengan buenas propiedades eléctricas.
figura
Figura 2-30 Alambres y segmentos de alambre.
Dado que los diseños tienen más estructura física que esquemas, necesitamos
aumentar nuestra terminología. El Capítulo 1 introdujo el término neto para
describir un conjunto de conexiones eléctricas; una red corresponde a una variable
en las ecuaciones de voltaje, pero dado que puede conectar muchos pines, es
difícil dibujarla. Un cable es un conjunto de conexiones punto a punto; Como se
muestra en la Figura 2-30, un cable puede contener muchas ramas. Las secciones
rectas se llaman segmentos de alambre.
El punto de partida para el diseño es un esquema de circuito. Los símbolos
esquemáticos para los transistores de tipo n y p se muestran en la Figura 2-31. El
esquema muestra todas las conexiones eléctricas entre transistores (excepto los
amarres de tubos, que a menudo se omiten para simplificar el diagrama); también
debe anotarse con la W / L de cada transistor. Discutiremos el diseño de circuitos
lógicos de transistores en detalle en el Capítulo 3. En este punto, trataremos el
esquema del circuito como una especificación para la cual debemos
figura
Figura 2-31 Símbolos esquemáticos para transistores.
implementar los transistores y las conexiones en el diseño. (De hecho, la mayoría
de los diseñadores profesionales de diseño no tienen capacitación en ingeniería
eléctrica y tratan el diseño de diseño estrictamente como un problema de diseño
artístico). El siguiente ejemplo explica el diseño del diseño de un inversor.
Ejemplo 2-5 Diseño de un diseño de inversor
El circuito inversor es simple (+ es VDD y el triángulo es VSS):

Al pensar en cómo se verá el diseño, algunos problemas se vuelven claros.

Primero, no podemos conectar directamente los transistores tipo p y tipo n con
cables pdiff y ndiff. Debemos usar vias para pasar de ndiff a metal y luego a pdiff.
En segundo lugar, la señal de entrada está naturalmente en polisilicio, pero la
señal de salida está naturalmente en metal, ya que debemos usar una correa de
metal para conectar la fuente y el drenaje de los transistores. Tercero, debemos
usar metal para las conexiones de alimentación y tierra. Probablemente queremos
colocar varios diseños uno al lado del otro, por lo que ejecutaremos las señales de
alimentación / tierra de izquierda a derecha en todo el diseño.
Suponiendo que ambos transistores tienen un tamaño mínimo, aquí hay un diseño
para el inversor:

Elegimos poner una vía de metal-poli en la entrada del inversor para que la señal
estuviera en la misma capa en la entrada y salida; podríamos querer conectar la
salida de un inversor directamente a la entrada de otro. Corrimos potencia y tierra
a lo largo de la parte superior e inferior de la celda, respectivamente, colocando el
transistor de tipo p en la mitad superior y el tipo n en la mitad inferior. Los diseños
más grandes con muchos transistores siguen esta convención básica: tipo p en la
parte superior, tipo n en la parte inferior. El gran espacio de tina requerido entre
los dispositivos tipo p y tipo n hace que sea difícil mezclarlos de manera más
imaginativa. También incluimos un amarre de bañera tanto para la bañera n como
para la bañera p.
2.7.2 Diagramas de barras
figura
Figura 2-32 Un diagrama de barras para un inversor.
Debemos diseñar un diseño completo en algún momento, pero diseñar un sistema
complejo directamente en términos de rectángulos puede ser abrumador.
Necesitamos una abstracción entre el esquema del transistor tradicional y el
diseño completo para ayudarnos a organizar el diseño del diseño. Un diagrama de
barras es una caricatura de un diseño de chip. La Figura 2-32 muestra un
diagrama de barras para un inversor. El diagrama de barras representa los
rectángulos con líneas que representan cables y símbolos de componentes. Si
bien el diagrama de barras no representa todos los detalles de un diseño, hace
que algunas relaciones sean mucho más claras y es más fácil de dibujar.
Los diseños se construyen a partir de rectángulos, pero los diagramas de barras
se construyen a partir de símbolos de dibujos animados para componentes y
cables. Los símbolos de los cables utilizados en varias capas se muestran en la
Figura 2-33. Probablemente desee dibujar sus propios diagramas de barras en
color: rojo para poli, verde para n-difusión, amarillo para p-difusión y tonos de azul
para metal son colores típicos. Algunas reglas simples para construir cables a
partir de segmentos de línea recta aseguran que el diagrama de palo corresponde
a un diseño factible. Primero, los cables no se pueden dibujar en ángulos
arbitrarios; solo se permiten segmentos de cable horizontales y verticales. En
segundo lugar, dos segmentos de cable en la misma capa que se cruzan están
conectados eléctricamente. Las vías para conectar cables que normalmente no
interactúan se dibujan como puntos negros. La Figura 2-34 muestra las figuras de
palo para los transistores: cada tipo de transistor se representa como cruces de
polietileno y difusión, como en el diseño.
figura
Figura 2-33 Símbolos del diagrama de barras para cables.
figura
Figura 2-34 Símbolos para componentes en diagramas de barras.
Las reglas completas que rigen cómo interactúan los cables en las diferentes
capas se muestran en la Tabla 2-8; Indican si dos cables en las capas dadas
pueden cruzarse y, de ser así, las propiedades eléctricas de la nueva
construcción. Esta tabla se deriva de las reglas de diseño de fabricación.
Los diagramas de barras no son modelos exactos de diseños. La mayoría de las
diferencias son causadas por el uso de líneas de ancho cero y transistores de área
cero en diagramas de barras. Cuando dibuja un diseño utilizando un diagrama de
barras como guía, puede encontrar necesario mover los transistores y las vías y
redirigir los cables. El área y la relación de aspecto también son difíciles de
estimar a partir de
tabla
Tabla 2-8 Reglas para posibles interacciones entre capas.
diagramas de palo. Pero un diagrama de palo puede dibujarse mucho más rápido
que un diseño completo y le permite evaluar un diseño candidato con
relativamente poco esfuerzo. Los diagramas de barras son herramientas
especialmente importantes para los diseños construidos a partir de celdas grandes
y para probar las conexiones entre celdas: el cableado enredado dentro y entre las
celdas se hace evidente rápidamente cuando se dibuja el diagrama de celdas de
una celda.
2.7.3 Diagramas jerárquicos de palo
Dibujar un chip grande como un diagrama de un solo palo, que cubre una enorme
hoja de papel de carnicero con símbolos arcanos, generalmente conduce a un
diseño de espagueti. Podemos hacer uso de la jerarquía para organizar diagramas
y diseños de palo al igual que con los esquemas. Los componentes en un diseño o
diagrama jerárquico se denominan tradicionalmente celdas. En esquemas,
inventamos un símbolo para un tipo (por ejemplo, símbolos de puerta lógica) o
usamos un cuadro; sin embargo, la forma del símbolo componente no tiene
significado físico. Los diseños y los diagramas de palo tienen extensión física. La
representación más simple para una celda es su cuadro delimitador: un rectángulo
que solo encierra todos los elementos de la celda. Los cuadros delimitadores son
fáciles de generar; Algunas herramientas de diseño requieren que las celdas estén
representadas por cuadros delimitadores rectangulares. Sin embargo, en algunos
casos, usamos límites de celda no rectangulares para representar celdas con
formas muy no rectangulares.
La Figura 2-35 muestra un diagrama de barras jerárquico construido a partir de
dos copias de una celda inversora. La celda de nivel superior en la jerarquía,
pair1, incluye algunos cables utilizados para conectar las celdas y hacer
conexiones externas. Tenga en cuenta que el cableado de pair1 implica que el
diagrama de palo inv1 tiene
figura
Figura 2-35 Un diagrama jerárquico de palo.
ha sido rediseñado para que, a diferencia del diagrama de barras de la Figura 2-
32, su entrada y salida estén en la capa de polisilicio. A veces queremos mostrar
celdas de palos en su totalidad, y a veces como un esquema: algunas relaciones
entre celdas son aparentes solo cuando se suprimen los detalles dentro de una
celda. El diseño jerárquico es particularmente útil en el diseño y el diseño de palos
porque podemos reutilizar secciones del diseño. Muchos circuitos están diseñados
repitiendo los mismos elementos una y otra vez. La repetición de celdas ahorra
trabajo y facilita la corrección de errores en el diseño de las celdas.
Ejemplo 2-6 Diseño de palos de un multiplexor
Un ejemplo más interesante de un diagrama de palo que aprovecha la jerarquía es
un multiplexor (también conocido como mux):

Un multiplexor de dos entradas y n bits (en este caso, n = 3) tiene dos entradas de
datos de n bits y una entrada de selección, junto con una salida de datos de n bits.
Cuando select = 0, el valor de la salida de datos es igual al valor de una entrada
de datos; si select = 1, el valor de salida de datos es igual a b.
El multiplexor se puede diseñar como un segmento de un bit que se puede replicar
para crear un sistema de n bits. La fórmula lógica booleana que determina el valor
de salida de un bit es oi = (ai select) + (bi select ’); el valor de oi depende solo de
ai, bi y select. Podemos reescribir esta fórmula en términos de compuertas NAND
de dos entradas: oi = NAND (NAND (ai, select), NAND (bi, select ’)). Como
sabemos cómo diseñar el diagrama de barras para una compuerta NAND,
podemos diseñar fácilmente el multiplexor de un bit a partir de celdas NAND.
Aquí está el esquema del transistor para una puerta NAND de dos entradas:
Y aquí hay un diagrama de palo para la NAND de dos entradas:

Podemos usar la celda NAND para construir una celda multiplexora de un bit:

En este caso, hemos dibujado el diagrama jerárquico de palo usando cuadros

delimitadores; Para diseñar el diseño completo, tendríamos que examinar las
celdas. Las conexiones diseñadas entre las células NAND fueron diseñadas para
evitar la creación de cortos no deseados con cables dentro de las NAND; Para
estar completamente seguro de que los cables entre celdas no crean problemas,
debe expandir la vista del segmento de bits para incluir los elementos internos de
las celdas NAND. Sin embargo, realizar un diseño de cableado inicial utilizando las
NAND como cajas, recordando los detalles de sus componentes internos mientras
trabaja, hace que sea más fácil ver las relaciones entre los cables que van entre
las celdas.
Podemos construir un multiplexor de tres bits a partir de nuestro segmento de bits
apilando tres instancias de la celda de segmento junto con algunos cables:

La señal de selección se diseñó para ejecutarse verticalmente a través de la celda,

de modo que se pudieran realizar fácilmente conexiones verticales entre las
celdas apiladas. Las entradas del multiplexor llegan al borde izquierdo de la pila,
mientras que las salidas del multiplexor salen al borde derecho. La construcción
de este multiplexor de tres bits requirió muy poco trabajo; dada una celda NAND,
pudimos construir el segmento de bits con solo unos pocos cables adicionales; y
dado el segmento de bits, el multiplexor completo fue casi trivial. Cambiar n, el
ancho de la palabra de datos, es muy simple. Y por último, pero no menos
importante, construir diagramas de barras grandes a partir de celdas más
pequeñas diseñadas previamente significa que es más probable que el diseño
completo sea correcto: es probable que las celdas que hemos usado antes hayan
sido verificadas previamente, y la repetición de celdas nos da menos
oportunidades de hacer errores simples al copiar construcciones simples.
2.7.4 Diseño de diseño y herramientas de análisis
Una variedad de herramientas CAD nos ayudan a diseñar y verificar diseños. Las
herramientas más importantes son editores de diseño, verificadores de reglas de
diseño y extractores de circuitos.
Un editor de diseño es un programa gráfico interactivo que le permite crear y
eliminar elementos de diseño. La mayoría de los editores de diseño trabajan en
diseños jerárquicos, organizando el diseño en celdas que pueden incluir
elementos de diseño primitivos y otras celdas. Algunos programas de edición de
diseño, como Magic, funcionan en diseños simbólicos, que incluyen algo más de
detalle que los diagramas de barras, pero aún son más abstractos que los diseños
puros. Una vía, por ejemplo, puede representarse como un rectángulo único
mientras edita el diseño simbólico; cuando se solicita un diseño físico final, la vía
simbólica se desarrolla en todos los rectángulos necesarios para su proceso. El
diseño simbólico tiene varias ventajas: el diseño es más fácil de especificar porque
está compuesto por menos elementos; el editor de diseño garantiza que los
diseños de los elementos simbólicos se construyan correctamente; y el mismo
diseño simbólico se puede utilizar para generar varias variaciones, como las
versiones n-tub, p-tub y twin-tub de un diseño simbólico.
Un verificador de reglas de diseño (a menudo llamado programa DRC), como su
nombre lo indica, busca violaciones de las reglas de diseño en el diseño.
Comprueba el espacio mínimo y el tamaño mínimo y garantiza que las
combinaciones de capas formen componentes legales. Los resultados de la RDC
se muestran generalmente como destacados. en la parte superior del diseño.
Algunos editores de diseño, incluido Magic, proporcionan verificación de reglas de
diseño en línea.
La extracción de circuitos es una extensión de la comprobación de reglas de
diseño y utiliza algoritmos similares. Un verificador de reglas de diseño debe
identificar los transistores y las vías para garantizar las verificaciones adecuadas;
de lo contrario, podría resaltar un transistor como un error de espaciado de
polidifusión. Un extractor de circuito realiza un trabajo completo de extracción de
componentes y cables. Produce una lista de redes que enumera los transistores
en el diseño y las redes eléctricas que conectan sus terminales. Las vías no
aparecen en la lista de redes: una vía simplemente combina dos redes en una sola
red más grande. El extractor de circuito generalmente mide la resistencia parásita
y la capacitancia en los cables y anota la lista neta con esos valores parásitos. El
siguiente ejemplo describe cómo podemos extraer un circuito de un diseño.
Ejemplo 2-7 Extracción de circuito
Extraeremos el circuito identificando sucesivamente y luego eliminando
componentes. Después de que se hayan extraído todos los tipos de componentes,
solo quedarán los cables.
Identificar componentes del diseño requiere manipular máscaras individualmente y
en combinación. Crecer y reducir son dos operaciones importantes:

La operación de crecimiento aumenta la extensión de cada polígono en la

máscara en una cantidad fija en todas las direcciones; la operación de contracción
hace lo contrario. También tendremos que formar combinaciones booleanas de
máscaras: el NOT de una máscara cubre toda el área no cubierta por la máscara
en sí; el AND de dos máscaras cubre solo el área debajo de ambas máscaras; y el
OR incluye el área cubierta por cualquiera de las máscaras. Las operaciones
booleanas y de crecimiento / reducción generan nuevas máscaras.
Cuando extraemos el circuito, asumiremos que el diseño no tiene errores de regla
de diseño; Siempre podemos DRC el diseño antes de la extracción. Podemos
identificar todos los transistores en el diseño muy fácilmente: las áreas activas de
los transistores de tipo n son exactamente el AND de las máscaras poli y n-diff,
con una definición análoga para los transistores de tipo p. Después de identificar
los transistores, podemos eliminarlos del diseño de la máscara de área activa, que
deja colgadas las conexiones de la puerta, la fuente y el drenaje. Marcaremos y
recordaremos las ubicaciones de los terminales de los transistores para el paso
final de extracción.
Identificar las vías requiere un poco más de esfuerzo. Para identificar las vías de
poli-metal1, primero crecimos la máscara de corte en 2O, luego formamos el AND
de las máscaras de corte, metal y poli. El resultado es un cuadrado de 4O por 4O
para cada vía poly-metal1. Después de identificar todas las vías, las eliminamos
mientras marcamos su lugar. Podemos identificar los amarres de la bañera, pero
no los necesitaremos para las etapas posteriores del análisis, ya que no hacen
nuevas conexiones eléctricas.
En este punto, solo quedan los cables en el diseño. Un polígono en una capa
forma una región conectada eléctricamente. Sin embargo, aún no hemos
terminado, porque las conexiones pueden haber sido realizadas por vías o por
cables a través de transistores. Para tener en cuenta todas las conexiones,
primero debemos identificar dónde cada cable toca un punto de conexión a una
vía o transistor. Luego formamos el cierre transitivo de todos los puntos de
conexión: si un cable conecta los puntos A y B, y otro cable conecta B y C,
entonces A, B y C están todos conectados eléctricamente. Una vez que hemos
rastreado todas las conexiones, tenemos una descripción básica del circuito.
Todavía no hemos tenido en cuenta los parásitos. Para hacerlo, debemos contar
los parásitos para cada cable, vía y transistor, luego marcar cada nodo eléctrico de
manera apropiada. Sin embargo, para un análisis funcional simple, la extracción
de parásitos puede no ser necesaria. Aquí hay un fragmento de un circuito
extraído escrito en formato ext de Magic:

El formato exacto de este archivo no es importante, pero algunos detalles

deberían ayudar a que esta información sea menos prohibitiva. Un registro de
nodo define un nodo eléctrico en el circuito; la declaración explícita de los nodos
simplifica el programa que lee el archivo. El registro proporciona resistencia total y
capacitancia para el nodo, una posición x, y que puede usarse para identificar el
nodo en el diseño, e información de área y perímetro para la extracción de
resistencia. Un registro de límite da dos nodos y la capacitancia entre ellos. Un
registro fet describe el tipo de transistor, las esquinas de su canal y los nodos
eléctricos a los que se conectan la fuente, el drenaje y la puerta.
El algoritmo de extracción más simple funciona en un diseño sin celdas, esto a
menudo se llama extracción de circuito plano porque la jerarquía de componentes
se aplana a un solo nivel antes de la extracción. Sin embargo, un diseño aplanado
es muy grande: un diseño construido con una celda de 100 rectángulos repetida
100 veces tendrá 100 rectángulos más 100 registros de celdas (pequeñas); el
mismo diseño aplanado en una sola celda tendrá 10,000 rectángulos. Las fichas
más grandes de hoy necesitan más de mil millones de rectángulos para describir
sus conjuntos de máscaras. Ese tamaño adicional reclama penalizaciones en el
almacenamiento en disco, la memoria principal y el tiempo de CPU.
La extracción de circuitos jerárquicos extrae circuitos directamente en la
descripción del diseño jerárquico. Tratar con jerarquías celulares requiere
algoritmos más sofisticados que están más allá de nuestro alcance. La extracción
jerárquica también puede requerir restricciones de diseño, como la eliminación de
superposiciones entre las células. Sin embargo, un problema que debe resolverse
ilustra los tipos de problemas introducidos por las jerarquías de componentes.
figura
Figura 2-36 Redes de rastreo para extracción de circuito jerárquico
Considere el ejemplo de la figura 2-36. Cada celda tiene su propia lista de redes.
Las listas netas de celdas de hoja tienen sentido por sí mismas, pero la lista neta
de A está escrita en términos de sus componentes. A menudo, queremos generar
una lista de redes aplanada; aplastar la lista de redes después de la extracción
tiene sentido porque la lista de redes es mucho más pequeña que el diseño. Para
crear el
lista de red plana, debemos hacer correspondencias entre redes en las celdas y
redes en el componente de nivel superior. Una vez más, usamos el cierre
transitivo: si la red o en la celda B está conectada a n2 en A, que a su vez está
conectada a la red a en C, entonces B.o, A.n2 y C.a están todos conectados. Los
algoritmos de aplanamiento pueden ser muy molestos si eligen los nombres
incorrectos para los elementos combinados. En este caso, n2, el nombre del
componente de nivel superior para la red, es probablemente el nombre más
reconocible para el diseñador.
Un circuito extraído del diseño tiene dos usos importantes. Primero, se puede
simular el circuito extraído y comparar los resultados con el diseño del circuito
especificado. Los errores graves de diseño, como la falta de un transistor o un
cable, deben aparecer como una diferencia en los circuitos especificados y
extraídos. En segundo lugar, los parásitos extraídos pueden usarse para calcular
retrasos reales. El rendimiento del circuito puede haberse estimado utilizando
valores parásitos estándar o los parásitos pueden haberse ignorado por completo,
pero los cables largos pueden ralentizar las puertas lógicas. La comparación del
rendimiento real del diseño extraído con el rendimiento predicho le indica si la
lógica y los circuitos deben modificarse y, en caso afirmativo, dónde existen
problemas críticos de retraso.
2.7.5 Diseño automático
Los diagramas jerárquicos de palo son una buena forma de diseñar celdas
personalizadas grandes. Pero probablemente diseñará celdas grandes desde cero
con poca frecuencia. Es mucho más probable que use diseños generados por uno
de dos métodos automatizados: generadores de células (también conocidos como
generadores de macrocélulas), que crean diseños optimizados para funciones
especializadas como ALU; o enrutamiento y colocación de celdas estándar, que
utilizan algoritmos para crear diseños a partir de celdas de nivel de puerta.
Un generador de celdas es un diseño parametrizado: es un programa escrito por
una persona para generar el diseño para una celda en particular o una familia de
celdas. El programa generador generalmente se escribe textualmente, aunque
algunos editores de diseño gráfico proporcionan comandos para crear diseños
parametrizados. Si el generador crea solo un diseño, también podría haberse
creado con un editor de diseño gráfico. Pero los diseñadores a menudo quieren
crear variaciones en una celda básica: cambiar el tamaño de los transistores,
elegir el número de buses que atraviesan una celda, quizás agregar funciones
lógicas simples. Las funciones especializadas como ALU, archivos de registro y
RAM a menudo requieren un diseño cuidadoso y un diseño de circuito para
funcionar a alta velocidad. Los lenguajes generadores permiten a los diseñadores
expertos crear diseños parametrizados para dichas celdas que pueden ser
utilizados por diseñadores de chips cuya experiencia es en diseño de sistemas, no
en circuitos y diseños.
Los programas de colocación y ruta adoptan un enfoque muy diferente para la
síntesis de diseño: dividen el problema en la colocación de componentes en el
avión y luego enrutan los cables para realizar las conexiones necesarias. Es
posible que los algoritmos de ubicación y enrutamiento no puedan igualar la
calidad de los diseños diseñados a mano para algunas funciones especializadas,
pero a menudo funcionan mejor que las personas en grandes bloques lógicos
aleatorios porque tienen mayor paciencia para buscar problemas grandes y no
estructurados para encontrar buenas soluciones.
Los sistemas de colocación y enrutamiento más comunes utilizan celdas estándar,
que son puertas lógicas, pestillos, chanclas u ocasionalmente funciones
ligeramente más grandes, como sumadores completos. La Figura 2-37 muestra la
arquitectura de un diseño de celda estándar: las celdas componentes, que son de
altura estándar pero de ancho variable, están dispuestas en filas; los cables se
ejecutan en canales de enrutamiento entre las filas de celdas, a lo largo de los
lados, y ocasionalmente a través de pasajes (espacios abiertos para los cables en
las celdas componentes). El diseño está diseñado en dos etapas: los
componentes se colocan usando aproximaciones para estimar la cantidad de
cable requerida para hacer las conexiones; entonces los cables se enrutan. La
Figura 2 38 muestra un pequeño diseño de celda estándar generado por el
programa wolfe [San84, Sec85].
figura
Figura 2-37 Arquitectura de un diseño de celda estándar
figura
Figura 2-38 Un ejemplo de diseño de celda estándar.