Electrónica Digital II Memorias RAM

Profesor: Víctor Escartín

MEMORIAS RAM

Objetivos:
- Conocer las características más importantes de las memorias a semiconductores.
- Conocer las características más importantes de las memorias de lectura y escritura:
SRAM y DRAM.
- Mostrar mediante ejemplos como se utilizan.

Sumario:
- Características generales de las memorias.
- Memorias de lectura y escritura.
- Parámetros eléctricos.
- Problemas sobre organización de memorias.

Bibliografía:
• Electrónica Digital, J. W. Bignell e R. L. Donovan, McGraw Hill, volume 2, 1995
• Electrónica Digital Princípios e Aplicações, A. P. Malvino y D. P. Leach, volume 2, 1988
• MOS memory data book, Texas Instruments, 1995
• Digital Design Principles and Practices, J. F. Wakerly, 2000.
Capitulo 10, paginas 854 a 872.
Problemas 10.5 y 10.28
• Monografia, Introdución al Diseño Digitral de Circuitos Lógicos, A. Hernandez, 2002
Capitulo 3. Memorias RAM.

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Profesor: Víctor Escartín

Memorias RAM
Resulta imposible imaginar un sistema digital de procesamiento de información desprovisto de dispositivos
especializados de gran capacidad de memoria, donde la información pueda ser almacenada y recuperada
rápidamente de forma tal que esta operación no represente un cuello de botella para el propio procesamiento. Este
capítulo está dedicado al estudio del principio de trabajo, circuitos, características técnicas y organización de las
memorias a semiconductores que usualmente encontramos en sistemas digitales. No incluimos otros tipos de
almacenamiento masivo como las cintas o discos magnéticos.

Los flip-flops tipo D y otras variantes de circuitos secuenciales son elementos de memoria muy versátiles pero
muy complejos para poder construir con ellos memorias de gran capacidad. Para lograr circuitos con una gran
densidad de celdas de memoria, es necesario simplificar al máximo el elemento de almacenamiento. Ello ha
provocado una elevada especialización en los circuitos que se utilizan y en su organización. No obstante y como
veremos posteriormente, la celda elemental de las memorias RAM estáticas es en esencia un flip-flop muy
simplificado.

Clasificación de las memorias semiconductoras.

La figura 1 muestra de una manera muy general la clasificación de las memorias semiconductoras que
modernamente se utilizan como parte de los sistemas digitales de procesamiento de la información. En primer
lugar están las Memorias de Lectura Solamente o ROM (Read Only Memory) como habitualmente se les conoce.
Estas memorias, como su nombre lo indica, solo pueden ser leídas por el sistema digital del que forman parte y su
contenido no puede ser alterado. Lo
usual es que contengan datos que no será necesario cambiar durante la vida útil del sistema, como pueden ser
constantes numéricas, códigos ASCII, tablas de decodificación, códigos de programa, etc.

Figura 1, clasificación de las memorias a semiconductores

MEMORIAS SEMICONDUCTORAS
RAM ROM
DRAM SRAM ROM PROM EPROM EEPROM

En segundo lugar están las Memorias de Acceso Aleatorio o RAM (Ramdon Access Memory). El sistema digital
del que forman parte puede aleatoriamente leer o alterar el contenido de cualquier localización de este tipo de
memoria, por lo que son utilizadas para almacenar información transitoria y volátil como pueden ser datos
adquiridos durante una medición, resultados parciales o cualquier otro tipo de información susceptible de cambio
durante el trabajo del sistema. A su vez y dentro de estos dos grandes grupos, se pueden establecer otras subdivisiones
en dependencia del principio de trabajo de la celda elemental de almacenamiento que forma la memoria, y que más
adelante explicaremos en detalle.

En cualquiera de los casos anteriores, un circuito de memoria está formado por un elevado número de celdas
elementales (actualmente del orden de los millones). Cada una de ellas es capaz de contener 1 bit de información.
Resulta imposible prácticamente tener acceso directo a cada celda, razón por la que se organizan en forma de matriz,
y se accede a ellas mediante el uso de circuitos de decodificación.
La figura 2 muestra los detalles mas generales de tal organización. Las celdas se colocan en los nodos de una
matriz y cada una es unívocamente identificada por la fila y la columna a la que pertenece. La celda a la que se debe
tener acceso, se escoge mediante un circuito de decodificación para las filas y un multiplexor para seleccionar
que columna aparece en la salida.

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VCC

R R R R R R R R

Decodificador

A5
A4
A3

A2
A1 Muyltiplexor

A0

D0
1 2

Figura 2, diagrama en bloque general de la organización de una memoria.

El decodificador solo selecciona una fila en dependencia del valor de las señales digitales de entrada o direcciones
como también se les conoce. Solo la celda cuya fila y columna están seleccionada podrá ser leída o alterada. De
esta manera, con N entradas de direcciones se pueden accesar 2N celdas o bits de memoria, es decir con este método se
logra que el número de entradas de direcciones crezca proporcionalmente con el logaritmo de N, y no linealmente
como pasaría con el acceso directo.

Estas matrices son generalmente cuadradas, porque así se logra que el número de líneas para su direccionado sea el
menor posible. Por ejemplo una matriz con 16 celdas si estas se organizan en una estructura cuadrada requerirá 4 líneas
para direccionar las filas y 4 para las columnas, si se organiza en 16 filas y 1 columna se necesitarán 17 líneas. Si se
organiza en dos columnas de 8 filas cada una se necesitan 10 líneas. Por lo que la estructura cuadrada es la que menor
número de líneas requiere.

La celda elemental de memoria debe ser ideada de forma tal que solo se active cuando su fila y columna han sido
seleccionadas. Como muestra la propia figura 2, asociado a cada columna hay un circuito capaz de determinar el
estado de la celda (0 o 1) cuando se hace una operación de lectura, o de cambiar este estado cuando se hace una
operación de escritura (solo en las RAM).

En la figura 3, se muestra el diagrama en bloque de una memorias con múltiples datos de salida, se puede plantear que
hay un arreglo de memoria por cada salida.

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Decodoficador
A14
A13 Arreglo Arreglo Arreglo Arreglo Arreglo Arreglo Arreglo Arreglo
A12
de 9 a 512
A11 512
512 x 64 512 x 64 512 x 64 512 x 64 512 x 64 512 x 64 512 x 64 512 x 64
A10
A9
A8
A7
A6

64 64 64 64 64 64 64 64

A5
A4 64 x 1 64 x 1 64 x 1 64 x 1 64 x 1 64 x 1 64 x 1 64 x 1
A3
A2
A1 Multiplexor Multiplexor Multiplexor Multiplexor Multiplexor Multiplexor Multiplexor Multiplexor
A0 Demultiplexor Demultiplexor Demultiplexor Demultiplexor Demultiplexor Demultiplexor Demultiplexor Demultiplexor

D0 D1 D2 D3 D4 D5 D6 D7

Figura 3.

En la figura 4, se muestra el diagrama en bloque general de una memoria incluyendo los terminales de control.

WE 2 1

2
1
3

CS 2 1

2
1
3
D0
OE 2 1

Figura 4, diagrama de los terminales de control y el circuito de entrada salida..

A continuación pasaremos a examinar en detalle el principio de funcionamiento de las celdas que conforman las
diferentes variantes de ROM y RAM.

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Memorias RAM estáticas (SRAM).

Como ya hemos explicado, la característica fundamental de las RAM es que se puede tener acceso a cualquier
localización aleatoriamente para leerla o alterarla. Existen dos variantes fundamentales; las estáticas (SRAM) y las
dinámicas (DRAM), las que pasamos a explicar a continuación.

La celda elemental de la memoria SRAM esta formada por un flip-flop constituido por dos inversores conectados
cruzados como se muestra en la figura 5. Q1 y Q2 son los llamados “transistores de acceso” que comunican a la
celda con las líneas de la columna. Debido a que es necesario ínter actuar con ambos nodos del flip-flop, se utilizan
dos líneas por cada columna.
1

U1 U2

Q2 Q1
2

Figura 5, Celda elemental de una memoria SRAM.

Cuando la línea de fila está en el nivel 0, Q1 y Q2 no conducen y el flip-flop queda totalmente aislado del mundo
exterior, y mantiene su estado indefinidamente. Al poner la línea de la fila en 1, el flip-flop queda comunicado con
sus columnas. El nodo del flip-flop que esté en el nivel 0, fuerza la línea de columna correspondiente a este valor
mientras que la otra permanece en 1. Un amplificador diferencial colocado al final de la columna puede detectar
esta diferencia de voltaje, y leer el estado de la celda.

Para alterar el estado de una localización, un circuito de escritura común a cada columna fuerza una línea a 1, y la
otra a 0. A través de los transistores de acceso circula corriente que termina por cambiar de estado el flip-flop, si es
que tenía el estado contrario al que se desea.

La celda elemental de una SRAM es relativamente compleja (seis transistores) si se les compara con las celdas de
ROM y con la DRAM que discutiremos posteriormente. Esto hace que en cada nueva generación de memorias, el
número de bits que contiene la SRAM sea, a grosso modo, unas cuatro veces inferiores a las EPROM y las DRAM
contemporáneas. Tiene como ventaja fundamental que es fácil de operar y rápida. Se fabrican mayoritariamente con
tecnología CMOS lo que reduce extraordinariamente el consumo estacionario. Por último, la SRAM está
clasificada como “volátil”, es decir si se suprime la alimentación se pierde la información contenida en ellas, lo que no
sucede en las ROM.

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SRAM Comerciales.
En la figura 6 se muestran el diagrama de terminales de algunas RAM comerciales fabricadas por la Hitachi. La
alimentación es de 5 V compatible con TTL

RAM 8K x 8 Bits RAM 32K x 8 Bits RAM 128K x 8 Bits RAM 512K x 8 Bits

U6
U3 U4 U5
10 11 10 11 12 13 12 13
9 A0 D0 12 9 A0 D0 12 11 A0 D0 14 11 A0 I/O0 14
8 A1 D1 13 8 A1 D1 13 10 A1 D1 15 10 A1 I/O1 15
7 A2 D2 15 7 A2 D2 15 9 A2 D2 17 9 A2 I/O2 17
6 A3 D3 16 6 A3 D3 16 8 A3 D3 18 8 A3 I/O3 18
5 A4 D4 17 5 A4 D4 17 7 A4 D4 19 7 A4 I/O4 19
4 A5 D5 18 4 A5 D5 18 6 A5 D5 20 6 A5 I/O5 20
3 A6 D6 19 3 A6 D6 19 5 A6 D6 21 5 A6 I/O6 21
25 A7 D7 25 A7 D7 27 A7 D7 27 A7 I/O7
24 A8 24 A8 26 A8 26 A8
21 A9 21 A9 23 A9 23 A9
23 A10 23 A10 25 A10 25 A10
2 A11 2 A11 4 A11 4 A11
A12 26 A12 28 A12 28 A12
20 1 A13 3 A13 3 A13
26 CS1 A14 31 A14 31 A14
22 CS2 20 2 A15 2 A15
27 OE 22 CE A16 30 A16
WE 27 OE 22 1 A17
WE 30 CS1 A18
HM6264A
24 CS2 24
HM62256
29 OE 29 OE
WE 22 WE
CS
HM628128A

HM628512

Figura 6, Ejemplo de algunas SRAM comerciales.

Los terminales de datos son bidireccionales se utilizan tanto en la escritura como en la lectura.

Características eléctricas.
Tan importante como las características de capacidad y organización de una memoria son sus parámetros
eléctricos. Si se consulta un manual de memorias, se verá que los fabricantes especifican un conjunto de datos
relacionados con el atiempamiento entre las señales de direcciones, habilitación y otros. A manera de ejemplo
veremos el caso típico de una memoria SRAM.

Direcciones

CS

TOZ TRD

OE

DATOS

TAA TACS TOZ TAOE

Figura 7, operación de lectura.

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La figura 7, muestra las señales más importantes durante el proceso de lectura. En la parte superior de la gráfica se
representa el voltaje en la entrada CE, en la OE, en las líneas de direcciones y en los datos. Al especificar una nueva
dirección, algunas líneas de este bus conmutan hacia 1, y otras hacia 0, en dependencia del valor de la misma. En la
primera parte del gráfico la señal de OE y CS están activa y la dirección es la ultima en cambiar, los datos validos
demoraran un tiempo TAA en responder (Tiempo de acceso con respecto a la dirección). Posteriormente se muestra el
caso en donde la dirección ya esta estable y también OE y la ultima señal en activarse el CS por lo tanto los datos
estarán validos un tiempo TAC después (Tiempo de acceso con respecto al CS). Por ultimo se muestra el caso en que la
ultima señal en activarse es OE e igualmente existe un Tiempo de acceso con respecto al OE.
El tiempo TOZ es el tiempo en que el terminal de salida se pone en su tercer estado.
TRD es el tiempo del pulso de OE, los fabricantes especifican el menos valor de este tiempo.

El tiempo de acceso de una memoria depende fuertemente de su capacidad, organización y tecnología de fabricación y
puede variar desde decenas de nanosegundos para las rápidas hasta cientos de nanosegundos para las más lentas.
Como regla general puede decirse que a igual capacidad, las SRAM son mas rápidas que las DRAM y EPROM y
que las bipolares son mas rápidas que las MOS. Por supuesto, en la medida que la memoria es más rápida y su
capacidad mayor, mayor es su precio.

La figura 8, muestra el diagrama de tiempo durante el proceso de escritura. Después que la dirección donde se va a
escribir y los datos han sido especificados, la línea WE se lleva a 0 y posteriormente a 1, lo que provoca el
almacenamiento. Muchas veces la memoria es operada de forma tal que se hacen repetidas operaciones de lectura
o escritura en localizaciones consecutivas. En esta situación, el parámetro más importante es el llamado “tiempo de
ciclo” que especifica el tiempo mínimo requerido entre dos operaciones sucesivas del mismo tipo.

Direcciones

TCS

CS

TWR

WE

DATOS

TDS TDH

Figura 8, operación de escritura.

TCS es el tiempo mínimo de la señal CS.

TWR es el tiempo mínimo de la señal WE.
TDS tiempo de set – up de los datos con relación a la transición positiva en WE.
TDH tiempo de hold de los datos con relación a la transición positiva en WE.

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SRAM Sincrónica (SSRAM).

Utiliza registros con reloj disparado por el frente para las direcciones, los datos y las señales de control. El registro en
los datos de salida no lo utilizan todas las memorias de este tipo. Hay dos tipos de memorias sincrónicas la Flow-
through o la pipeline, la primera no utiliza el registro en los datos de salida y la segunda sí. La figura 9 muestra un
diagrama en bloque general de estos tipos de memorias.

AReg SRAM

Dirección Dirección
ADS

CReg
CS CS
Lógica
WE
WE
de

CLK Control

InReg

Datos Din Dout

U7
2
1
OE 3
OutReg

U8

Figura 9, Diagrama en bloque general de una memoria SSRAM.

En una operación de lectura como se muestra en la figura 10, la señal CS y la dirección se muestrean en la transición
positiva del reloj y el registro interno AReg se carga solo si ADS esta activa (Cero). Durante el siguiente periodo de
reloj la RAM interna responde y la información es enviada hacia el buffer de salida (U8), pasando al bus de datos si la
señal OE esta activa..

En una operación de escritura como se muestra en la figura 11, la señal CS y la dirección se muestrean en la transición
positiva del reloj y el registro interno AReg se carga solo si ADS esta activa (Cero). Durante el siguiente periodo de
reloj el registro INReg carga el dato externo si la señal WE esta activa. Este es el dato que va a ser escrito en la RAM.

En la memoria tipo Pipeline, en la lectura el dato demora un pulso de reloj mas que la analizada anteriormente para
aparecer en el bus.

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CLK

CS
X Y Z
ADDR

ADS

AReg
X Y Y + 1 Y + 2 Y + 3 Z
CReg

SRAM X Y Y + 1 Y + 2 Y + 3 Z

DATA
X Y Y + 1 Y + 2 Y + 3 Z
OUT

Figura 10, Operación de lectura en una Memoria SRAM del tipo Flow-through.

CLK

CS
X Y
ADDR

ADS

AReg
X Y
CReg

WE X Y

BUS de X Y
DATOS

INReg X Y

Figura 11, Operación de escritura en una Memoria SRAM del tipo Flow-through.

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Batería de respaldo.
En la figura 11, se muestra un circuito de una memoria RAM con una batería de respaldo para garantizar que no pierda
la información almacenada aunque falle la alimentación de VCC. El circuito funciona de la siguiente forma, en
condiciones normales de operación (V+ = 5 V), el diodo D2 conduce y el diodo D1 esta cortado siempre y cuando el
voltaje de la batería sea menor de V+. Cuando el voltaje en V+ cae, entonces D2 se corta y D1 conduce manteniéndose
la alimentación en la memoria para garantizar que no pierda la información almacenada. Típicamente el voltaje de
retención de la información en las memorias es de 2V. La batería típicamente utilizada es de litio y los diodos son
Shottky.

D1 D2
V+

VCC

Bateria RAM

GND

Figura 11, Esquema de la conexión de una batería de respaldo a una RAM.

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Memorias SRAM multi puerto.

Este tipo de memoria comenzó a fabricarse en los años 90. Dada su estructura interna, estas memoria permiten el
acceso simultaneo de varios dispositivos como pueden ser microprocesadores o microcontroladores. En la actualidad se
ofertan comercialmente memorias multi puerto con dos o mas puertos de acceso. Estas memorias facilitan la comunica
entre mas de un dispositivo al tener mas de un puerto de acceso a su información. Las memorias multi puertos es una
mejor opción que el acceso directo a memoria (DMA).En el caso del acceso directo a memoria se comparte la misma
memoria RAM de un solo puerto entre el CPU y uno o mas puertos de entrada salida u otro CPU. Cada dispositivo que
pretenda hacer uso de la RAM tiene que hacer la solicitud correspondiente a un circuito de arbitraje. Si esta solicitud es
aceptada se le entrega el control de los buses de datos, direcciones y control al dispositivo solicitante, avisándole a los
demás dispositivo mediante una señal de ocupado que la memoria esta ocupada. Por lo anteriormente explicado si un
dispositivo se hace dueño de la memoria, el CPU tiene que esperar a que esta sea liberada para poder usarla.

U20 U18 U19

6 17 5 22 8 30
7 A0L I/O0L 18 6 A0P1 I/O0P1 23 9 A0P1 I/O0P1 31
8 A1L I/O1L 19 7 A1P1 I/O1P1 24 10 A1P1 I/O1P1 32
9 A2L I/O2L 20 8 A2P1 I/O2P1 25 11 A2P1 I/O2P1 33
10 A3L I/O3L 21 9 A3P1 I/O3P1 27 12 A3P1 I/O3P1 35
11 A4L I/O4L 22 10 A4P1 I/O4P1 28 13 A4P1 I/O4P1 36
13 A5L I/O5L 23 11 A5P1 I/O5P1 32 14 A5P1 I/O5P1 37
14 A6L I/O6L 24 14 A6P1 I/O6P1 33 17 A6P1 I/O6P1 38
15 A7L I/O7L 15 A7P1 I/O7P1 18 A7P1 I/O7P1
16 A8L 25 16 A8P1 36 19 A8P1 41
4 A9L I/O0R 26 12 A9P1 I/O0P2 37 15 A9P1 I/O0P2 42
A10L I/O1R 27 A10P1 I/O1P2 38 20 A10P1 I/O1P2 43
43 I/O2R 28 107 I/O2P2 40 A11P1 I/O2P2 45
42 A0R I/O3R 29 108 A0P2 I/O3P2 41 116 I/O3P2 46
41 A1R I/O4R 30 109 A1P2 I/O4P2 42 117 A0P2 I/O4P2 47
40 A2R I/O5R 31 110 A2P2 I/O5P2 44 118 A1P2 I/O5P2 49
39 A3R I/O6R 32 111 A3P2 I/O6P2 45 119 A2P2 I/O6P2 50
38 A4R I/O7R 112 A4P2 I/O7P2 120 A3P2 I/O7P2
36 A5R 3 113 A5P2 47 121 A4P2 52
35 A6R BUSY L 46 115 A6P2 I/O0P3 48 122 A5P2 I/O0P3 53
34 A7R BUSY R 116 A7P2 I/O1P3 50 124 A6P2 I/O1P3 55
33 A8R 117 A8P2 I/O2P3 51 125 A7P2 I/O2P3 56
45 A9R 114 A9P2 I/O3P3 52 126 A8P2 I/O3P3 57
A10R A10P2 I/O4P3 54 123 A9P2 I/O4P3 59
2 105 I/O5P3 55 127 A10P2 I/O5P3 60
47 R/WL 104 A0P3 I/O6P3 56 A11P2 I/O6P3 61
R/WR 103 A1P3 I/O7P3 115 I/O7P3
5 102 A2P3 58 114 A0P3 64
44 OEL 101 A3P3 I/O0P4 59 113 A1P3 I/O0P4 65
OER 100 A4P3 I/O1P4 63 112 A2P3 I/O1P4 66
1 99 A5P3 I/O2P4 64 111 A3P3 I/O2P4 67
48 CEL 97 A6P3 I/O3P4 65 110 A4P3 I/O3P4 68
CER 96 A7P3 I/O4P4 67 109 A5P3 I/O4P4 70
95 A8P3 I/O5P4 68 107 A6P3 I/O5P4 71
IDT7032LA 98 A9P3 I/O6P4 69 106 A7P3 I/O6P4 72
A10P3 I/O7P4 105 A8P3 I/O7P4
87 21 108 A9P3
86 A0P4 BUSY P1 4 104 A10P3
85 A1P4 BUSY P2 88 A11P3
84 A2P4 BUSY P3 71 95
83 A3P4 BUSY P4 94 A0P4
82 A4P4 93 A1P4
81 A5P4 92 A2P4
78 A6P4 91 A3P4
77 A7P4 90 A4P4
76 A8P4 89 A5P4
80 A9P4 86 A6P4
A10P4 85 A7P4
19 84 A8P4
119 R/WP1 88 A9P4
91 R/WP2 83 A10P4
73 R/WP3 A11P4
R/WP4 22
20 128 R/WP1
3 OEP1 101 R/WP2
93 OEP2 81 R/WP3
72 OEP3 R/WP4
OEP4 23
18 2 OEP1
120 CEP1 103 OEP2
92 CEP2 80 OEP3
74 CEP3 OEP4
CEP4 21
1 CEP1
IDT7052L/FP120 102 CEP2
82 CEP3
CEP4

IDT7054L/FP

Figura 12, esquema de terminales de RAM multi puerto comerciales de dos y cuatro puertos..

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Memorias RAM dinámicas (DRAM).

El esfuerzo por incrementar la densidad de empaquetamiento de las memorias RAM con el objetivo de reducir el
precio por bit y aumentar la capacidad, llevó a los fabricantes de memorias a adoptar para la celda elemental el
circuito de la figura 13. La carga almacenada en el capacitor determina la información que contiene la celda (0
descargado, 1 cargado). Q1 es el transistor de acceso que comunica al capacitor con la columna y que conduce cuando
la línea de palabra es 1. El capacitor de almacenamiento C1 posee un área muy pequeña y su capacidad es del orden
de 10-14 Faradios. Un circuito muy sensible conectado a la línea de columna, es capaz de sensar durante el proceso de
lectura el voltaje del capacitor y determinar si la celda contiene 0 o 1.

Línea de Bit

Línea de Palabra

Q1

C1

Figura 13, Celda básica de una RAM dinámica.

La desventaja principal de las memorias dinámicas es la pérdida de la carga del capacitor durante el tiempo de
almacenamiento, debido a corrientes de fuga en el dieléctrico o a través del transistor de acceso.

Vcap
Escritura Refrescamiento Refrescamiento
'1'
VCC

HIGH

LOW

'0'

Tiempo
Figura 14, comportamiento de una celda RAM dinámica.
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Eventualmente la carga puede reducirse tanto que el amplificador de lectura sea incapaz de determinar si la
celda contenía 1 o 0. Para evitar esta pérdida de la información, las memorias DRAM tienen que ser "refrescadas"
a intervalos regulares y es en este sentido que se les denomina dinámicas. Una operación de refrescamiento es
esencialmente una operación de lectura, porque el amplificador encargado de ello restaura la carga del
capacitor durante el proceso ver figura 14. Típicamente, la celda debe ser refrescada cada 4 milisegundos, y la
operación se realiza al unísono para todas las celdas de una misma columna. Este es el precio que se paga por
utilizar una celda de almacenamiento tan simple. Pudiera parecer que la obligatoriedad de realizar un
refrescamiento cada 4 milisegundos hace imposible la utilización de la memoria en su modo normal de
lectura/escritura, porque siempre estaríamos ocupados en refrescarla. Sin embargo, los tiempos de operación de las
memorias son tales, que entre dos refrescamientos sucesivos pueden realizarse múltiples operaciones de lectura y
escritura.
Para el refrescamiento de la memoria lo que se requiere es lo siguiente; como cada vez que se direcciona una fila todas
las celdas de las columnas asociadas a ella se refrescan, por lo que el tiempo total para refrescar la memoria es el
tiempo de lectura de una columna (ciclo de /RAS) multiplicado por el número de filas.
Debido a la sencillez de su celda de almacenamiento, para cada generación de memorias semiconductoras la DRAM
posee cuatro veces mas capacidad de almacenamiento que la SRAM contemporánea. Esta es la razón por la que se
les prefiere en sistemas digitales que necesitan de gran capacidad de almacenamiento, a pesar de su relativa
complejidad de operación.
Actualmente (2003), se fabrican DRAM de 256 Megabytes. Estas memorias tienen alrededor de 4096 filas pero hay
que refrescarlas cada 64 ms o sea cada refrescamiento hay que realizarlo cuando mas cada 15.6 us. Una operación de
0.1uSx100
refrescamiento toma alrededor de 100 ns por lo que un refrescamiento cada 15.6 ms representa = 0.64%, o
15.6
sea que la memoria se utiliza mas del 99% de su tiempo. Los diseñadores deben resolver múltiples problemas que
aparecen en memorias de esta capacidad, como son el acoplamiento entre líneas adyacentes y la pérdida de la
información debido a la incidencia de partículas radioactivas (soft errors).

Se fabrican también las llamadas “memorias pseudo estáticas” que son memorias dinámicas que internamente
contienen los circuitos para realizar el proceso de refrescamiento. Este proceso se realiza de forma automática y
es casi transparente al usuario, por lo que tienen un comportamiento similar al de las estáticas y de ahí su
denominación.

Organización de las DRAM.

La organización de las pastillas de memoria de un sistema digital concreto depende totalmente de la capacidad que
se desee lograr, la longitud de la palabra a almacenar (el número de bits) y la capacidad y organización interna de
las propias pastillas que serán utilizadas. A continuación examinaremos varios ejemplos y discutiremos los detalles.
La figura 15, muestra la organización de una memoria de 64 Kilobits (4164). Esta memoria esta organizada en 64K
palabras de 1 bits, es decir en cada instante tenemos acceso a un solo bit por lo que son necesarias 8 circuitos
integrados si se, quiere almacenar una palabra de 8 bits. Nótese que la pastilla 4164 tiene 8 entradas de direcciones
(A0 a A7), que es la mitad de las 16 líneas de direcciones necesarias para accesar 64K palabras. Esto es una
característica general de todas las memorias dinámicas, donde un conjunto de líneas comunes sirven para especificar
tanto la dirección de la fila como la de la columna. La pastilla está provista de dos entradas auxiliares, RAS (Row
Address Select) y CAS Column Address Select) que sirven para este propósito. La figura 16 muestra el
atempamiento que deben seguir las señales, RAS y CAS para lograr una operación de lectura y en la figura 17 una
operación de escritura.
Estando RAS y CAS en el valor 1, se coloca la dirección de la fila en A0 - A7. La entrada RAS se lleva a 0
(transición negativa) y esto provoca que el dato de la dirección de fila sea almacenado internamente y que se activen
los decodificadores de fila. Ahora se coloca en las mismas entradas la dirección de la columna y se lleva CAS a 0.
Esto activa el decodificador de columna y se completa la operación. Por la entrada WE se le indica a la pastilla si se
va a hacer una operación de escritura (WE = 0) o de lectura (WE = 1).

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Electrónica Digital II Memorias RAM
Profesor: Víctor Escartín

Decodificador Array

de Filas 256 x 256

Diagrama
de Terminales

U21
5 14
7 A0 DO
6 A1 2
12 A2 DI
11 A3
A4 7
10
13 A5
A6 Direcciones
9 Control Multiplexor
A7
RAS
4 Demultiplexor
15 RAS
CAS CAS
3
WE
WE
KM4164B

U22
B 3e

Dout Din

Figura 15, diagrama de terminales de la memoria 4164 y su diagrama en bloque general.

FILAS COLUMNAS
Direcciones

Carga de la fila
RAS

Carga de la columna
CAS

WE

Dout

Figura 16, diagrama de tiempo de una operación de lectura.

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Profesor: Víctor Escartín

FILAS COLUMNAS
Direcciones

Carga de la fila
RAS

Carga de la columna
CAS

WE

Din

Figura 17, diagrama de tiempo de una operación de escritura.

Para trabajar con estas memorias hace falta un multiplexor de 16 a 8 en el bus de direcciones para poder enviar
primero la dirección de la fila y después la de la columna.

DRAM Comerciales.
En la figura 18 se muestran el diagrama de terminales de algunas RAM comerciales.

DRAM 256K x 1 Bits DRAM 1M x 4 Bits DRAM 4M x 4 Bits DRAM 16M x 4 Bits

U25 U30
U23 U24
9 2 6 1 10 2 10 2
11 A0 DO 7 A0 DQ1 2 11 A0 DQ1 3 11 A0 I/O0 3
10 A1 6 8 A1 DQ2 18 12 A1 DQ2 26 12 A1 I/O1 30
16 A2 DI 9 A2 DQ3 19 13 A2 DQ3 27 13 A2 I/O2 31
15 A3 11 A3 DQ4 16 A3 DQ4 14 A3 I/O3
14 A4 12 A4 17 A4 15 A4
1 A5 13 A5 18 A5 18 A5
13 A6 14 A6 19 A6 19 A6
5 A7 15 A7 20 A7 20 A7
A8 5 A8 23 A8 21 A8
3 A9 9 A9 22 A9
8 CAS 4 6 A10 23 A10
7 RAS 17 RAS A11 24 A11
WE 16 CAS 25 A12
3 OE 5 CAS 26
MN41256AL-12
WE RAS 25 CAS
4 9 OE
KM44C4000
24 WE 8 RAS
OE WE
1
SMJ416400/FP 16 VCC
VCC

HM5164400A/TSOP

Figura 18

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Electrónica Digital II Memorias RAM
Profesor: Víctor Escartín

Memorias DRAM sincrónicas (SDRAM).

La utilización de las señales RAS / CAS de las DRAM convencionales, es ventajoso para disminuir el numero de
terminales en el circuito integrado pero es una dificultad para una respuesta rápida y dificulta su acoplamiento con el
resto del sistema. Al principio de la década del 90 se desarrollo una DRAM sincrónica con una interfaz sincrónica mas
convencional. Y al final de la década del 90 ya dominaba el mercado de las memorias en las PC. Estas memorias
mantienen las direcciones multiplexadas por los mismos terminales. Sin embargo las señales de control y las
direcciones son almacenadas ahora con el frente positivo de una señal de reloj común. Con una frecuencia que puede
llegar a 130 MHz. Estas memorias tienen además una señal de habilitación del reloj (CKE) que si no esta activa. la
memoria no responde al reloj.

SIMM y DIMM
Forma de juntar los chips de memorias para conectarlos a la placa base de una PC.
Los SIMM (Single In Line Memmory Module) los hay de 30 o 72 terminales, los primeros tienen un bus de datos de 8
bits y loes últimos de 32 bits.
DIMM (Dual in Line Memory Module) tienen un bus de datos de 64 bits con 168 terminales.

Aplicaciones.
Durante el diseño de un sistema digital de procesamiento de información como puede ser una microcomputadora, un
conjunto de factores debe ser balanceados para lograr el mejor compromiso prestación / precio. Por ejemplo, la
utilización de DRAM de gran capacidad reduce el precio total, pero al ser relativamente lentas en comparación con
el procesador central (CPU), no permite utilizar todas las potencialidades de velocidad de éste. Construir toda la
memoria en base a SRAM, mas rápidas pero de menor capacidad y mayor precio sería prohibitivo. La solución
actual es dotar al sistema de una memoria rápida de relativa poca capacidad (típicamente algunas decenas de
Kilobytes) mediante pastillas SRAM y que el procesador central utiliza para almacenar datos que necesita con
mucha frecuencia. Esta parte de la memoria se denomina “Cache”. El resto de la memoria, de varios Megabytes de
capacidad, se construye utilizando DRAM.
Para aplicaciones específicas de procesamiento digital de imágenes y tarjetas gráficas de microcomputadoras, han
sido diseñadas las llamadas RAM de Video (VRAM) o memoria de doble puerta, como también se les conoce. Una
pastilla de este tipo de memoria contiene una DRAM de gran capacidad, generalmente organizada en palabras de 4
bits mas 4 registros de desplazamiento de 256 bits de longitud y con pines de entrada/salida independientes de los
de la DRAM. Mediante las señales de control apropiadas, bloques de información de 256 bits pueden ser
transferidos en uno u otro sentido entre la DRAM y los registros de desplazamiento. Por otro lado, tanto la
DRAM como los registros pueden ser accesados con total independencia uno del otro, la primera con ayuda de las
usuales entradas de direcciones, RAS y CAS y los segundos mediante una entrada de reloj que provoca el
desplazamiento interno de los datos almacenados.

La ventaja de tal arquitectura es doble. En primer lugar es posible que la CPU pueda estar leyendo o modificando la
información contenida en la DRAM y que en su conjunto se corresponde con la totalidad de una imagen o
pantalla. Simultáneamente se puede estar extrayendo o cargando información en los registros de
desplazamiento, cuyo contenido se corresponde con una línea de barrido horizontal. Esta información puede
provenir de un A/D tipo flash en el caso de la grabación o ir hacia un D/A en el caso de la reproducción.
Generalmente se utiliza el tiempo de retroceso horizontal (unos 10 microsegundos) para hacer la transferencia de
datos entre ambas partes de la memoria. Nótese que manipular la información en serie, no es aquí una desventaja
porque así es precisamente como se graba y reproduce una imagen.

La segunda ventaja es que el tiempo de acceso a la información contenida en los registros de desplazamiento es
unas tres veces inferiores al de la DRAM (33 nanosegundos contra 100 nanosegundos), lo que es imprescindible en
estas aplicaciones. En resumen, puede afirmarse que la utilización de las VRAM simplifica y por tanto abarata los
circuitos digitales dedicados al procesamiento gráfico, en comparación con circuitos diseñados sobre la base de
DRAM convencionales.

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Electrónica Digital II Memorias RAM
Profesor: Víctor Escartín

Problemas:

1) Diseñar un banco de memoria de 16K bytes, utilizando memorias SRAM de 4K x 4 bits.

2) Diseñar un banco de memoria con direcciones continuas con 32Kbytes de EPROM y 32 Kbytes de RAM, utilice
para esto memorias EPROM 27256 (32K x 8) y SRAM 61256 (32K x 8).

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