Laboratorio de Circuitos Digitales – Informe NO 3
APELLIDOS Y NOMBRES:
Bautista Aquino Jhosep Renato
NO DE MATRICULA:
17190016
CURSO:
Laboratorio de Circuitos Digitales
LABORATORIO:
Experimento N o 3
HORARIO:
Jueves 2 – 4 pm
PROFESOR:
Ing. Ruben Alarcon Matutti
TEMA:
Optimización de Circuitos Combinaciones y
Diseño Mediante VHDL
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Laboratorio No 3
Para cada diseño en programa DSCH:
- Mostrar el esquemático (de puertas lógicas) de todos los bloques
constitutivos.
- La tabla de verdad y su función Booleana (Salida en función de las
entradas)
- Verificar su funcionamiento con los experimentos explicativos
necesarios para cada pregunta.
- Incluir la vista de pantalla de los circuitos y su simulación.
Del libro Texto de referencia se pide:
Para cada pregunta que se resuelva, escribir el enunciado resumido
(en español) y poner claramente lo que se pide resolver (considerar
principalmente el circulo lógico)
Resuelva teóricamente los problemas indicados, mostrar en detalle
sus respuestas.
Hacer el esquemático y hacer la simulación en DSCH de forma
adecuada para verificar sus respuestas.
A. Resolver UNA pregunta como mínimo de cada sección de Capítulo.
Escoger de forma variada.
1) Sección 4-2 al 4-3: 4-2, 4-3
Pregunta 4-2
Simplificar el circuito de la Figura 4-47 usando Algebra Booleana.
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Simulacion:
Tabla de Verdad:
M N O X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Expresión Booleana
X=((MNO)’(MN’O)’(M’NO)’)’
Reduciendo:
X = (( MNO)( M NO)( M NO))
X = ( M + N + O)( M + N + O)( M + N + O)
X = ( M + O)( M + N + O)
X = ( M + O)( N + O)
X = MO + NO
X = ( M + N )O
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Circuito Equivalente:
Tabla de Verdad:
M N O X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
2) Sección 4-4: 4-4, 4-5, 4-6, 4-7, 4-9, 4-10
Pregunta 4-4
Diseñe en circuito lógico correspondiente a la tabla de verdad mostrada en
la Tabla 4-9.
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Tabla de Verdad
A B C X mintermino
s
0 0 0 1 A’B’C’
0 0 1 0 A’B’C
0 1 0 1 A’B C’
0 1 1 1 A’B C
1 0 0 1 A B’C’
1 0 1 0 A B’C
1 1 0 0 A B C’
1 1 1 1 ABC
Expresión Booleana:
X = A’B’C’ + A’B C’ + A’B C + A B’C’ + A B C
Reduciendo:
X = ABC + ABC + ABC + ABC + ABC
X = BC + AB + ABC
X = BC + AB + BC
Simulacion:
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3) Sección 4-5: 4-11, 4-15, 4-17
Pregunta 4-11
Determine la mínima expresión para cada mapa K de la Figura 4-49. Presta
atención al paso 5 del mapa in (a).
a)
BC
AC
AC D
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Expresión Booleana:
X = AC + BC + AC D
Simulacion
Tabla de Verdad
A B C D X
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
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1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
b)
AD
BC
BD
Expresión Booleana:
X = AD + BD + BC
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Simulacion
Tabla de Verdad
A B C D X
0 0 0 0 1
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
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c)
AC
Nota:
Los mapas K que lleven X pueden usarse como comodín.
Expresión Booleana:
X = B + AC
Simulacion
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Tabla de Verdad:
A B C X
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
4) Sección 4-6: 4-18, 4-19, 4-20, 4-21, 4-25, 4-26, 4-27.
Pregunta 4-18
(a) Determine la forma de onda de salida del circuito de la Figura 4-52.
(b) Repita con la entrada B en LOW.
(c) Repita con la entrada B en HIGH.
(a) Determine la forma de onda de salida del circuito de la Figura 4-52.
Simulacion:
Tabla de Verdad:
A B X
0 0 0
0 1 1
1 0 1
1 1 0
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Expresión Booleana:
X = A �B
X = AB + AB
Diagrama de Tiempo:
(b) Repita con la entrada B en LOW
Esquema:
Simulacion:
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Diagrama de Tiempo
(c) Repita con la entrada B en HIGH.
Esquema
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Simulacion:
Diagrama de Tiempo
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5) Sección 4-7: 4-28, 4-29.
Pregunta 4-28
Rediseñe el generador de paridad y el verificador de la figura 4-25 para que
funcione con paridad impar. (Sugerencia ¿Cuál es la relación entre un bit de
paridad impar y un bit de paridad par para el mismo conjunto de bits de
datos?)
Esquema:
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Simulacion:
Generador de Paridad Impar
Verificador de Paridad Impar (0 = no error, 1 = error)
Tabla de Verdad del Generador:
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D3 D2 D1 D0 P
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1
Expresión Booleana:
P = D3 �D2 �D1 �D0
P = D3 �D2 �D1 �D0
Tabla de Verdad del Verificador:
D3 D2 D1 D0 P E
0 0 0 0 0 1
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 1
0 0 1 0 0 0
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 1
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 0
0 1 1 1 0 0
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 0
1 0 1 0 0 1
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1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 0
Expresión Booleana:
E = D3 �D2 �D1 �D0 �P
E = D3 �D2 �D1 �D0 �P
6) Sección 4-8: 4-30, 4-31, 4-32, 4-33, 4-34, 4-36.
Pregunta 4-33
Diseñe un circuito que permita a la señal de entrada A pasar a través de la
salida solo cuando el control de la entrada B es LOW mientras que el
control de la entrada C es HIGH, de otra manera, la salida es LOW
Tabla de Verdad:
A B C X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
Expresión Booleana:
X = ABC
Diagrama:
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Simulacion:
7) Sección 4-9 al 4-13: 4-42, 4-43, 4-44, 4-45.
Pregunta 4-44
Asume que las compuertas de la Figura 4-40 son todas CMOS. Cuando el
técnico testea el circuito, encuentra que está operando correctamente
excepto cuando:
1. A = 1, B = 0, C = 0
2. A = 0, B = 1, C = 1
Para estas condiciones, las sondas lógicas indican indeterminados niveles
en Z2-6, Z2-11, Y Z2-8. ¿Cuál es la probable falla en el circuito? Explique.
Tabla de Verdad:
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A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Cuando el Técnico testea:
A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
Diagrama de cómo se encuentra el circuito testeado:
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Explicación:
La falla se encuentra en que el inversor está en la salida de la
compuerta NOR y no en sus entradas donde debería estar.
Diagrama del circuito como debería ser:
B. Resolver DOS preguntas como mínimo de las siguientes: 4-8, 4-16,
4-23, 4-35.
Problema 4-35
Diseñe un circuito lógico que tiene dos entradas de señales A1 y A0 y una
entrada de control S que funciona de acuerdo a los requerimientos dados en
la Figura 4-57. Este tipo de circuitos es llamado un multiplexor
Tabla de Verdad:
A1 A0 S Z
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
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Expresión Booleana:
Z = A0 S + A1S
Diagrama del Circuito:
Simulacion:
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Problema 4-8
La figura 4-48 muestra un diagrama de un circuito para una alarma de
automóvil usado para detectar ciertas situaciones indeseadas. Los tres
interruptores son usados para indicar el estado de la puerta, la ignición, y
las luces, respectivamente. Diseñe un circuito lógico con estos tres
interruptores como entradas así la alarma estará activada cuando
cualesquiera de las condiciones existan.
Las luces están encendidas mientras la ignición está apagada.
La puerta está abierta mientras la ignición esta encendido.
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Tabla de Verdad:
D I L A
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Expresión Booleana:
A = DI + LI
Esquema:
Simulacion:
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C. Diseñe un circuito digital multifunción para 16 variables de entrada
en base al CI 4048 (que es un CI multifunción de 8 entradas).
Establezca las ecuaciones booleanas de las funciones que se pueden
implementar para las 16 variables de entrada.
Específicamente implemente.
Una puerta NOR de 16 entradas.
Se pide.
Resumen de la Hoja de Datos Técnicos del CI 4048. Buscar en
internet el “datasheet”
Simular el equivalente lógico del CI y definirlo como símbolo.
Incluir el pin Vcc y el GND con la misma distribución de pines del
“data sheet”
Mostrar el conexionado y simular el diseño usando el símbolo del CI
4048. Usar solo 02 chips CIs 4048 mediante el pin de expansión.
El conexionado debe ser tal como se haría en un protoboard real.
Datasheet CI4048
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Simular el equivalente lógico del CI y definirlo como símbolo.
Incluir el pin Vcc y el GND con la misma distribución de pines del
“data sheet”
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Mostrar el conexionado y simular el diseño usando el símbolo del CI 4048.
Usar solo 02 chips CIs 4048 mediante el pin de expansión.
Expresión Booleana
El conexionado debe ser tal como se haría en un protoboard real
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Laboratorio de Circuitos Digitales – Informe NO 3
D. En el circuito digital que se muestra. Cuando X=0, F es NAND de A,
B y C. Si X=1, F es el NOR de A, B y C. Diseñar el circuito
utilizando el mínimo de CIs 7400. Se pide:
- Usar el símbolo del CI7400, con la
misma distribución de pines del
“datasheet” (use la implementación
del laboratorio anterior)
- Mostrar el conexionado y simular el
diseño usando el símbolo del 7400. El
conexionado debe ser tal como se
haría en un protoboard real.
Solucion:
Tabla de Verdad:
A B C X F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Expresión Booleana
F = ABC + AC X + AB X + AB X + AC X
F = A( BC + C X + B X + C X ) + AB X + AC X
F = ABC + AX + AB X + AC X
F = ABC + AX + B X + C X
F = ABC + X ( A + B + C )
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F = ABC + X ( A + B + C )
F = ( ABC )( X ( A + B + C ))
F = ( ABC )( X ( ABC ))
Esquema:
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Simulacion:
E. Usando el MAX+plus II como simulador funcional VHDL (no
considerar retardos), se pide:
- Escribir el código VHDL, compilar y simular para verificar su
funcionamiento.
- Explicar el código VHDL, incluyendo comentarios.
- Incluir la vista de pantalla de su simulación temporal adecuada para
validar el código VHDL.
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Solucion:
Primera Parte:
Código de VHDL.
Se definen las librerías a
LIBRARY ieee ; utilizar para la elaboración
USE ieee.STD_LOGIC_1164.ALL; del código
ENTITY pregunta5 IS
Se establecen las variables
PORT (
de entrada y salida de la
x1,x2,x3,x4: IN STD_LOGIC;
función
f1,f2 : OUT STD_LOGIC);
END pregunta5 ;
ARCHITECTURE solucion OF pregunta5 IS
Se realiza la
elaboración de
BEGIN
f1<=((x1 AND NOT(X3)) OR (X2 AND NOT(X3)) OR (NOT(x3) AND NOT(x4)) las compuertas
OR (x1 AND x2) OR (x1 AND NOT(x4)));
f2<=((x1 OR NOT(x3)) AND (x1 OR x2 OR NOT(x4)) AND (x2 OR NOT(x3) OR
NOT(x4)));
END solucion;
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Laboratorio de Circuitos Digitales – Informe NO 3
Simulacion
Comentarios:
Se observa la forma de la onda de salida tanto para f1 como f2 son iguales,
por lo que f1 = f2.
Segunda Parte
Código de VHDL
LIBRARY ieee ;
USE ieee.STD_LOGIC_1164.ALL;
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Laboratorio de Circuitos Digitales – Informe NO 3
ENTITY pregunta52 IS
PORT(
x1,x2,x3,x4: IN STD_LOGIC;
f1,f2 : OUT STD_LOGIC);
END pregunta52 ;
ARCHITECTURE solucion OF pregunta52 IS
BEGIN
f1<=((x1 AND x3) OR (NOT(x1) AND NOT(X3)) OR (x2 AND x4) OR (NOT(x2)
AND NOT(x4)) );
f2<=((x1 AND x2 AND NOT(X3) AND NOT(X4)) OR (NOT(x1) AND NOT(x2)
AND(x3) AND(x4)) OR (x1 AND NOT(x2) AND NOT(x3) AND(x4)) OR (NOT(x1)
AND x2 AND x3 AND NOT(x4)));
END solucion;
Simulacion
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Comentario:
Se comprueba que la onda de salida f1 es la inversa de f2
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