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Alumno: Lizonde Peredo, James FIEE - 2017 I
Cdigo: 15190167 Universidad
Nacional
Profesor: Ing. Oscar Casimiro Pariasca
Mayor de
Horario: Martes 14:00-16:00hrs San Marcos

Laboratorio de Circuitos Digitales I

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA, ELECTRICA Y TELECOMUNICACIONES
E.A.P INGENIERIA ELECTRONICA

I. INTRODUCCION

Cuando se transfieren datos digitales de un punto a otro dentro de un

sistema digital o cuando se transmiten cdigos desde un sistema a otro, se pueden
producir errores. Estos errores se manifiestan mediante cambios indeseados en los
bits que conforman la informacin codificada; es decir, un 1 puede cambiar a 0 o
un 0 a 1, debido a un mal funcionamiento de los componentes o al ruido elctrico.
En la mayora de los sistemas digitales, la probabilidad de que haya un bit errneo
es muy pequea, y la de que haya ms de uno es todava menor. En cualquier caso,
cuando no se detecta un error, pueden originarse serios problemas en un sistema
digital.

II. OBJETIVOS

2.1.Objetivo general.
Explicar el concepto de paridad
Implementar un circuito de paridad bsico con puertas OR-exclusiva.
Describir el funcionamiento de la lgica de un generador/comprobador de
paridad bsico.

2.2.Objetivo especfico.

Comprender de manera terica todo lo referente al tema, para poner en

prctica lo aprendido en el circuito que se va a proceder a armar.
Comprobar que la salida no inversora del circuito es un 1 lgico cuando los
5 bits no constituyen una paridad par.
Disear e implementar el circuito combinacional correctamente para poder
armarlo, con el menor nmero de errores.

III. MARCO TERICO

3.1.Mtodo de paridad para la deteccin de errores

Muchos sistemas emplean un bit de paridad como medio para la deteccin
de errores de bit. Cualquier grupo de bits contiene un nmero par o impar de 1s.
Un bit de paridad se aade al grupo de bits para hacer que el nmero total de 1s en
el grupo sea siempre par o siempre impar. Un bit de paridad par hace que el
nmero total de 1s sea par, y un bit de paridad impar hace que el nmero total de
1s del grupo sea impar.

Un determinado sistema puede funcionar con paridad par o impar, pero no

con ambas. Por ejemplo, si un sistema trabaja con paridad par, una comprobacin

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que se realice en cada grupo de bits recibidos tiene que asegurar que el nmero
total de 1s en ese grupo es par. Si hay un nmero impar de 1s, quiere decir que se
ha producido un error.

Vamos a ver cmo se asocian los bits de paridad a un cdigo. La Tabla 1.1
enumera los bits de paridad de cada nmero BCD, tanto en el caso de paridad par
como de paridad impar. El bit de paridad para cada nmero BCD se indica en la
columna P. El bit de paridad se puede aadir al principio o al final del cdigo,
dependiendo del diseo del sistema.

TABLA 1.1 El cdigo BCD con bits de paridad.

Observe que el nmero total de 1s, incluyendo el bit de paridad, siempre es

par para paridad par, y siempre es impar para paridad impar.

Deteccin de un error. Un bit de paridad facilita la deteccin de un nico error

de bit (o de cualquier nmero impar de errores, lo cual es muy improbable), pero no
puede detectar dos errores dentro de un grupo. Por ejemplo, supongamos que
deseamos transmitir el cdigo BCD 0101 (el mtodo de paridad puede usarse con
cualquier nmero de bits, ahora usamos cuatro con propsitos de ilustracin). El
cdigo total transmitido incluyendo el bit de paridad par es:

Supongamos ahora que se produce un error en el tercer bit de la izquierda (el 1

se transmite como 0).

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Cuando se recibe este cdigo, la circuitera de comprobacin de paridad

determina que slo hay un 1 (impar), cuando debera haber un nmero par de 1s.
Puesto que en el cdigo recibido no aparece un nmero par de 1s, esto indica que se ha
producido un error.
Un bit de paridad impar tambin facilita de forma similar la deteccin de un
nico error en un grupo de bits dado.

IV. DISEO DEL CIRCUITO COMBINACIONAL

Disee e implemente un circuito combinacional para verificar 8 bits.

A manera de ejemplo se analizara para cuatro bits

TABLA DE VERDAD

La salida PI del bit de paridad debe ser un 1 cuando el nmero de 1s en las 4 entradas
es par.

A B C D PI Verificacin

0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0

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Mapas de Karnaught:

FUNCIN:
=
+
+ + + + +

+
=
( ) + ( ) + ( ) + ( )
=
( ) + ( + )( ) + ( )
= ( )( + ) + ( + )( )
= ( )( ) + ( )( )
= ( )(
) + (
)( )
= ( ) ( )
= (( ) ) )

EXTENSION PARA n BITS:

= ( (((( ) ) ) ) )

De esta manera implementamos el generador de paridad de 8bits.

Esta configuracin se puede utilizar para comprobar la paridad par o impar en un

cdigo de 8 bits (7 bits de datos y un bit de paridad), o puede tambin emplearse para
generar un bit de paridad para un cdigo binario de hasta 8 bits. Sus entradas son
desde A hasta H; cuando en las entradas hay un nmero par de 1s, la salida Par es un
nivel ALTO y la salida Impar es un nivel BAJO.

Comprobador de paridad. Cuando esta configuracin se utiliza como un

comprobador de paridad par, el nmero de bits de entrada deber ser siempre par; y
cuando se produzca un error, la salida Par pasar a nivel BAJO (L) y la salida Impar
ser un nivel ALTO (H). Cuando se emplea como comprobador de paridad impar, el

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nmero de bits de entrada deber ser siempre impar, y cuando se produzca un error, la
salida Impar ser un nivel BAJO (L) y la salida Par ser un nivel ALTO (H).

Generador de paridad. Si esta configuracin se utiliza como generador de paridad

par, el bit de paridad se toma en la salida Impar, ya que esta salida es 0 cuando hay
un nmero par de bits de entrada y 1 cuando hay un nmero impar. Cuando se emplea
como generador de paridad impar, el bit de paridad se toma en la salida Par, dado
que sta es 0 cuando el nmero de bits de entrada es impar.

A
B

F
SALIDA IM PAR SALIDA PAR
G

V. MATERIALES PARA EL PROYECTO

2 COMPUERTAS X-OR 74LS86.

2 COMPERTAS NOT 74LS04.
10 RESISTENCIAS 220 ohms.
10 DIODOS LEDS.
DIPSWITH DE 8.
FUENTE REGADA 5V.
PROTOBOAR.
CABLES DE CONEXIN.

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VI. PASOS DE LA REALIZACIN DEL PROYECTO

1) Al analizar el tema que se requiere implementar en la protoboard se dise

el circuito combinacional, representndolo mediante una tabla de verdad
que muestra los cuatro bits A, B, C, D (a manera de ejemplo) ya que se
hace la extensin para n bits. En este proyecto se extiende para 8 bits.
2) En la protoboard se coloc el diswitch seguida del inversor y de la
compuertas XOR y, luego se polarizaron las compuertas, tomando en
cuenta que una compuerta est conformada por 14 pines, perteneciendo el
sptimo 7 a tierra (GND) y el catorceavo pin pertenece a Vcc, pero siempre
y cuando se cuente desde la parte baja de la muesca o media luna que tiene
un circuito integrado.
3) Tambin se polariz el diswitch una seguida de otra, y 8 resistencias de
220.
4) Un resistor, un led y un switch se conectan en serie, acompaados en la
salida de un inversor. (Se generaliza para los 8bits)

5) Las salidas de cada inversor van conectadas a las entradas de la compuerta

X-OR, as sucesivamente hasta llegar a la salida PI, seguida de un inversor
para la PP.
6) Ya armado todo se conect a la fuente reguladora CC para comprobar con
la tabla de verdad cada una de las salidas, con la condicin de que salida
par es 1 lgico (encendido) cuando los 8 bits sean de paridad par.

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VII. SIMULACION EN PROTEUS

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VIII. PROYECTO EN FUNCIONAMIENTO

Ejemplo para los bits de entrada 11111111 (Numero de 1s es 8=PAR)(Salida PI en Bajo, salida PP en Alto)

Ejemplo para los bits de entrada 11011100 (Numero de 1s es 5=IMPAR)(Salida PI en Alto, salida PP en
Bajo)

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IX. CONCLUSIONES

Se ha llegado a concluir que para poder verificar la paridad 8 de cuatro bits

(A, B, C, D, E, F, G, H), se debe tener como referencia el mtodo para formar
un bit de paridad par, que consiste en contar el nmero de 1 de las 8 entradas.
Si este nmero es una cantidad impar se aumentar un 1 lgico de tal manera
que el nmero total de unos en el grupo codificado (incluyendo el bit de
paridad) es un nmero par y el led de la salida de todo el circuito se encender.
El circuito que se arm se puede decir que es un generador del bit de paridad,
sin embargo a este circuito combinacional se lo denomina tambin como
generador de paridad, el cual se construye con compuertas XOR.
Cabe recalcar que se ha logrado armar el circuito con el menor nmero de
errores ya que se debe estar bien concentrado en lo que se desea implementar.

X. RECOMENDACIONES

Entender y comprender bien para disear correctamente el circuito

combinacional y el diagrama de circuito lgico, tratando de minimizar la
funcin requerida, permitiendo que un circuito sea lo ms corto posible;
finalmente se debe de implementar con las compuertas que sean necesarias.
Para evitar errores al armar un circuito con compuertas, se recomienda
concentrarse en cada paso que se realiza, tomando en cuenta cuales son las
entradas, cules son las salidas, de lo posible siempre sealar con otro cable de
otro color cada salida porque muchas veces estas llegan hacer una de las
entradas de otra compuerta, eso nos ayudar evitar errores.
Recordar todos los conocimientos adquiridos as se evitar los errores y daos
de algn instrumento o material de trabajo.

XI. WEBGRAFA

http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030701.htm
http://www.docstoc.com/docs/3265734/Bit-de-paridad
http://enciclopedia.us.es/index.php/Paridad
http://vivalaelectronica.galeon.com/paridad.html
http://www.docstoc.com/docs./34715496/Tema-4-Circuitos-Combinacionales-II
https://sites.google.com/site/kajshdjsakdkjsahf/home/generador-y-verificador-de-
paridad

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