LA FAMILIA APEX 20K La familia de dispositivos APEX 20K de Altera son los primeros PLDs diseado con la arquitectura

multincleo, que combina las fortalezas de LUT (basados y producidos, dispositivos basados en una estructura de memoria mejorada). LUT - lgica basada proporciona un rendimiento optimizado y la eficiencia de los datos ruta de acceso, registro de procesamiento desde seal intensas, matemticas, o procesamiento digital de seales (DSP). Basado en la lgica est optimizado para complejos caminos combinatoria, tales como mquinas de estado complejas. Los dispositivos APEX 20KE son un superconjunto de APEX 20K dispositivos e incluyen caractersticas adicionales, como avanzada de I/O de soporte estndar, CAM (Content Addressable Memory), reloj mundial adicional, y el trazado de circuito mejorado reloj ClockLock. Adems, APEX 20KE dispositivos de ampliar la familia APEX 20K a 1,5 millones de puertas. Los dispositivos APEX 20KE se denotan con una "E" sufijo en el nombre del dispositivo (por ejemplo, el dispositivo es un EP20K1000E APEX 20KE dispositivo). Todos los dispositivos APEX 20K son reconfigurables.

Cuadro comparativo de sus caractersticas importantes de la Familia FPGA Stratix3, Stratix 4, Stratix 5.

Describir los siguientes conceptos: Logic array block (LAB) (Bloques de arreglos lgicos) Cada LAB consiste en diez ALMs, llevar cadenas, compartir cadena aritmtica, el LAB de control de seales, interconexin local, y registrar las lneas de la cadena de conexin. La interconexin local de transferencia seales entre ALM en el mismo LAB. El enlace directo de la interconexin permite un laboratorio para la unidad en el local de la interconexin de sus vecinos izquierdo y derecho. Registro de la cadena conexiones de transferencia de la salida de la ALM inscribirse en el registro de ALM adyacentes en

un LAB. El compilador Quartus II est asociado a lugares lgicos en un laboratorio o laboratorios adyacentes, lo que permite el uso de la cadena local, la aritmtica en la residencia, y registro de las conexiones de la cadena de rendimiento y eficacia en el rea. Adaptive logic modules (ALMS) (Modulos de adaptacin lgica) El bloque de construccin bsico de la lgica en la arquitectura Stratix III, el modulo de adaptacin logica (ALM), ofrece funciones avanzadas con una utilizacin eficiente de la lgica. Cada ALM contiene una variedad de tabla de las operaciones (LUT), los recursos basados en que puede ser dividido entre dos tablas de bsqueda combinada de adaptacin (ALUTs) y dos registros. Con hasta ocho entradas a los dos ALUTs combinadas, un ALM puede implementar varias combinaciones de dos funciones. Esta adaptabilidad permite un ALM ser completamente compatible al revs con las arquitecturas LUT de cuatro entradas. Un ALM tambin puede implementar cualquier funcin de un mximo de seis entradas y ciertas funciones de siete de entrada. Adems de los recursos adaptativos basados LUT, cada ALM contiene dos registros programables, dos sumadores completo dedicado, una cadena de llevar, una cadena aritmtica compartida, y una cadena del registro. A travs de estos recursos dedicados, un ALM eficientemente aplica diversas funciones aritmticas y registros de desplazamiento. Adaptive LUTs ( ALUTS) (Adaptacin LUT) LUT puede utilizar para realizar cualquier funcin Booleana de las entradas binarias a la LUT, por tener un estado de la salida definidos para cada permutaciones posibles de las entradas. Altera present LUT de adaptacin con sus Stratix II familiar que permite una mayor flexibilidad al permitir ocho entradas a dividirse entre dos tablas de bsqueda de acuerdo con el diseo de las necesidades del cliente. Debido a la estructura de la LUT, a menudo se Tambin puede configurarse en los registros de desplazamiento o de memoria pequea de acceso aleatorio (RAM) de los bloques. ALM operating modes (Modos de funcionamiento ALM) El Stratix III ALM puede operar en uno de los siguientes modos: - Normal - Modo extendido LUT - Aritmtica - Compartidas aritmtica - LUT-Registro Cada modo utiliza los recursos ALM diferente. En cada modo, once entradas disponibles para un ALM las ocho entradas de datos del Laboratorio de interconexin local, llevar con de los ltimos ALM o LAB, la conexin compartida de la cadena aritmtica de los ltimos ALM o LAB, y el registro de la cadena de conexin se dirigen a diferentes destinos para implementar la funcin lgica deseada. Seales de LAB en todo el proporcionar reloj, asincrnica claro, claro sncrono de carga, sincrnica, y el reloj para habilitar el control el registro. Estas LAB seales grandes estn disponibles en todos los modos de ALM.

Register chain (Cadena de registro) Adems de los resultados generales de enrutamiento, la ALMS en un laboratorio se han registrado la cadena de salidas. La cadena de registro de enrutamiento permite a los registros en el mismo laboratorio para ser conectados en cascada juntos. La cadena del registro de la interconexin permite un laboratorio para uso de tablas de bsqueda para una sola funciones combinadas y los registros que se utilizarn para un cambio no relacionado registro implementacin.
A) Del libro texto del curso, hacer las siguientes implementaciones (sntesis desde VHDL). Problema 7.14 Escriba el cdigo VHDL para un registro cambiable universal con n bits.

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem7_14 IS GENERIC(N:integer :=4); PORT(R,L,Rst,Clk : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0); Ctrl : IN STD_LOGIC_VECTOR(1 DOWNTO 0); Q : INOUT STD_LOGIC_VECTOR(N-1 DOWNTO 0)); END problem7_14; ARCHITECTURE behavior OF problem7_14 IS BEGIN PROCESS(Clk,Rst) BEGIN IF Rst='0' THEN Q<=(OTHERS=>'0'); ELSE IF Clk'EVENT AND Clk='1' THEN CASE Ctrl is WHEN "01" =>Q<=D; WHEN "10" =>Q(N-1 DOWNTO 0)<=R & Q(N-1 DOWNTO 1); WHEN "11" =>Q(N-1 DOWNTO 0)<=Q(N-2 DOWNTO 0) & L; WHEN OTHERS=>NULL; END CASE; END IF; END IF; END PROCESS; END behavior;

Problema 7.21

Escriba el cdigo VHDL del comportamiento que represente un contador up/down de 24 bits con carga paralela y reset asncrono.

LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY problem7_21 IS PORT(R :IN STD_LOGIC_VECTOR(23 DOWNTO 0); Clk,Rst,L,U :IN STD_LOGIC; Q :BUFFER STD_LOGIC_VECTOR(23 DOWNTO 0)); END problem7_21; ARCHITECTURE behavior OF problem7_21 IS BEGIN PROCESS(Clk,Rst) BEGIN IF Rst='0' THEN Q<=(OTHERS=>'0'); ELSIF Clk'EVENT AND Clk='1' THEN IF L='1' THEN Q<=R; ELSIF U='1' THEN Q<=Q+1; ELSE Q<=Q-1; END IF; END IF; END PROCESS; END behavior;

Problema 7.23

Escriba el cdigo VHDL del comportamiento que represente un contador up mdulo 12 con reset sncrono.

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem7_23 IS PORT(R :IN INTEGER RANGE 0 TO 11; Clk,Rst,L :IN STD_LOGIC; Q :BUFFER INTEGER RANGE 0 TO 11); END problem7_23; ARCHITECTURE behavior OF problem7_23 IS BEGIN PROCESS(Clk,Rst) BEGIN IF Rst='0' THEN Q<=0; ELSIF Clk'EVENT AND Clk='1' THEN IF L='1' THEN Q<=R; ELSE IF Q=11 THEN Q<=0; ELSE Q<=Q+1; END IF; END IF; END IF; END PROCESS; END behavior;

Problema 7.26

Escribir un cdigo VHDL que representa un contador Johnson de ocho bits. Sintetizar el cdigo con sus herramientas de CADE y dar un tiempo de simulacin que muestra la secuencia de conteo. Tenemos que un contador Jhonson de 8 bits es de la siguiente forma:

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem7_26 IS PORT(Clk,Rst:IN STD_LOGIC; Q :BUFFER STD_LOGIC_VECTOR(0 TO 7)); END problem7_26; ARCHITECTURE behavior OF problem7_26 IS BEGIN PROCESS(Clk,Rst) BEGIN IF Rst='0' THEN Q<="00000000"; ELSIF Clk'EVENT AND Clk='1' THEN Q<=(NOT Q(7))&Q(0 TO 6); END IF; END PROCESS; END behavior;

Problema 7.27

Escribir un cdigo VHDL de comportamiento en el estilo mostrado en la figura 7.51 que representa un contador de anillo. Su cdigo debera tener un parmetro N que establece el nmero de flip-flops en el contador

Tenemos que el circuito para un contador de anillo de 3 bits es el siguiente:

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem7_27 IS GENERIC(N:INTEGER:=8); PORT(Clk,Start:IN STD_LOGIC; Q :BUFFER STD_LOGIC_VECTOR(0 TO N-1)); END problem7_27;

ARCHITECTURE behavior OF problem7_27 IS BEGIN PROCESS(Clk,Start) BEGIN IF Start='1' THEN Q<=(OTHERS=>'0'); Q(0)<='1'; ELSIF Clk'EVENT AND Clk='1' THEN GenBits:FOR i IN 1 TO N-1 LOOP Q(i)<=Q(i-1); END LOOP; Q(0)<=Q(N-1); END IF; END PROCESS; END behavior;

El rea ocupada en el FPGA

Problema 8.3

Deduzca el diagrama de estado para un FSM que tiene una entrada w y una salida z. La maquina tiene que generar z=1 cuando los anteriores cuatro valores de w fueron 1001 1111; de lo contrario, z=0. La superposicin de patrones de entrada es permitida. Un ejemplo del comportamiento deseado es: w: 010111100110011111 z : 000000100100010011

Estado actual A B C D E F G H

Estado siguiente w=0 A F F F F G A F w=1 B C D E E B H C

Salida z 0 0 0 0 1 0 0 1

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem8_3 IS PORT(Clk,Rst,w :IN STD_LOGIC; z :OUT STD_LOGIC); END problem8_3; ARCHITECTURE behavior OF problem8_3 IS TYPE State_type IS (A,B,C,D,E,F,G,H); SIGNAL y: State_type; BEGIN PROCESS(Rst,Clk) BEGIN IF Rst='0' THEN y<=A; ELSIF Clk'EVENT AND Clk='1' THEN CASE y IS WHEN A=> IF w='0' THEN y<=A; ELSE y<=B; END IF; WHEN B=> IF w='0' THEN y<=F; ELSE y<=C; END IF; WHEN C=> IF w='0' THEN y<=F; ELSE y<=D; END IF; WHEN D=> IF w='0' THEN y<=F; ELSE y<=E; END IF; WHEN E=> IF w='0' THEN y<=F; ELSE y<=E; END IF; WHEN F=> IF w='0' THEN y<=G; ELSE y<=B; END IF; WHEN G=> IF w='0' THEN y<=A; ELSE y<=H; END IF; WHEN H=> IF w='0' THEN y<=F; ELSE y<=C; END IF; END CASE; END IF; END PROCESS; PROCESS(y,w) BEGIN

IF y=E OR y=H THEN z<='1'; ELSE z<='0'; END IF; END PROCESS; END behavior;

Problema 8.10

Un circuito secuencial tiene dos entradas, w1 y w2, y una salida, z. Su funcin es comparar la secuencia de entrada en las dos entradas. Si w1=w2 durante cuatro ciclos de clock consecutivo cualesquiera, el circuito produce z=1; de lo contrario, z=0. Por ejemplo: w1: 0110111000110 w2: 1110101000111 z : 0000100001110

Para comparar los bits individuales, sea k=w1w2. Entonces, una tabla de estados adecuada

es: Estado actual A B C D E Estado siguiente k=0 B C D E E k=1 A A A A A Salida z 0 0 0 0 1

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem8_10 IS PORT(Clk,Rst,w1,w2 :IN STD_LOGIC; z :OUT STD_LOGIC); END problem8_10; ARCHITECTURE behavior OF problem8_10 IS TYPE State_type IS (A,B,C,D,E); SIGNAL y: State_type; SIGNAL k: STD_LOGIC; BEGIN k<=w1 XOR w2; PROCESS(Rst,Clk) BEGIN IF Rst='0' THEN y<=A; ELSIF Clk'EVENT AND Clk='1' THEN CASE y IS WHEN A=> IF k='0' THEN y<=B; ELSE y<=A; END IF; WHEN B=> IF k='0' THEN y<=C; ELSE y<=A; END IF; WHEN C=> IF k='0' THEN y<=D; ELSE y<=A; END IF; WHEN D=> IF k='0' THEN y<=E; ELSE y<=A; END IF; WHEN E=> IF k='0' THEN y<=E; ELSE y<=A; END IF; END CASE; END IF; END PROCESS; z<='1' WHEN y=E ELSE '0';

END behavior;

Problema 8.13

Deduzca una tabla de estado mnima para un FSM que acta como un generador de paridad de tres bits. Por cada tres bits que se observan en la entrada w durante tres ciclos de clock consecutivos, el FSM genera el bit de paridad p=1 si y solo si el nmero de 1s en la secuencia de tres bits es impar.

Estado actual A B C D E F

Estado siguiente w=0 B D E A F B w=1 C E D F A C

Salida z 0 0 0 0 0 1

LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY problem8_13 IS PORT(Clk,Rst,w :IN STD_LOGIC; p :OUT STD_LOGIC); END problem8_13; ARCHITECTURE behavior OF problem8_13 IS TYPE State_type IS (A,B,C,D,E,F); SIGNAL y: State_type; BEGIN PROCESS(Rst,Clk) BEGIN IF Rst='0' THEN y<=A; ELSIF Clk'EVENT AND Clk='1' THEN CASE y IS WHEN A=> IF w='0' THEN y<=B; ELSE y<=C; END IF; WHEN B=> IF w='0' THEN y<=D; ELSE y<=E; END IF; WHEN C=> IF w='0' THEN y<=E; ELSE y<=D; END IF; WHEN D=> IF w='0' THEN y<=A; ELSE y<=F; END IF; WHEN E=> IF w='0' THEN y<=F; ELSE y<=A; END IF; WHEN F=> IF w='0' THEN y<=B; ELSE y<=C; END IF; END CASE; END IF; END PROCESS; p<='1' WHEN y=F ELSE '0'; END behavior;