El FET a pequea seal

J.I.Huircan Universidad de La Frontera November 6, 2012

Abstract El FET puede ser modelado mediante una red de dos puertas usando parmetros Y. Entre estos se tiene la transconductancia gm y la resistencia de salida rDS . El anlisis de los circuitos se realiza reemplazando el modelo del transistor con el circuito en ca, para transformar el amplicador en una red lineal. A partir de esta red se determina la ganancia, las impedancias de entrada y salida.

Introduccin

El FET puede ser modelado como una red lineal basado en parmetros Y. El modelo a puea seal tiene diferentes variantes, dependiendo del anlisis requerido.

Parmetros Y

Se denen los parmetros Y de acuerdo al sistema de ecuaciones dado por (1), en el cual la variable independiente son los voltajes de entrada y salida. Ii Io = y11 Vi + y12 Vo = y21 Vi + y22 Vo (1)

Tambin puede ser represenatdo en forma matricial por (2) Ii Io Donde = y11 y21 y12 y22 Vi Vo (2)

y11 y12 y21 y22

= = = =

Ii jV =0 Vi o Ii jV =0 Vo i Io jV =0 Vi o Io jV =0 Vo i

= Yi = Admitancia de entrada = Yr = Transadmitancia inversa = Yf = Transconductancia directa = Yo = Admitancia de salida (3)

Resultando el modelo basado en una red de dos puertas mostrado en la Fig. 1.

Ii + Vi _ Yi
1

Io + V o Yr Yf Vi
1

Yo

Vo _

Figure 1: Modelo de 2 puertas Parmetros Y.

Modelo del JFET a pequea seal

iD iG vG S
+ _ +

El JFET en fuente comn se modela de acuerdo a la Fig.2 .

iG

v DS
_

+ 1

vGS
-

Y i

Yr v D S

Yf vG S

Y o

vD S
_

(a)

(b)

Figure 2: (a) FET a fuente comn. (b) Modelo usando parmetros Y.

Evaluando los parmetros se tiene que, como iG = 0, entonces, Y11 = 0, Y12 = 0. Por otro lado Y21 = iD jv =0 = vGS DS iD jv =cte vGS DS (4)

La cual equivale a la pendiente de la curva iD = f (vGS ), y se denomina transconductancia directa del FET, gm , su rango tpico va de 0:1 10[ mA V ]: Note 2

que gm no permanece constante. Su valor para un JFET se puede determinar directamente de la ley de Shockley, segn gm = Luego si iD = IDSS 1 gm = Finalmente Y22 = iD jv =0 = vDS GS iD jv =cte vDS GS (7)
vGS Vp 2

@iD @vGS

(5)

; entonces 1 vGS Vp = gmo 1 vGS Vp (6)

2IDSS Vp

Corresponde a la pendiente de la curva de caracterstica de salida. Su valor reciproco es la resistencia dinmica de dicha curva caracterstica. As, Y22 = r1 D , donde por lo general el parmetro rD resulta ser siempre de una resistencia elevada, tpicamente 500[K ], por lo cual puede ser considerado como rD ! 1. Finalmente, se indica en la Fig. 3b :
+ + + +

vG S
_

g m vG S

rD vD S
_

vG S
_

g m vG S

vD S
_

(a)

(b)

Figure 3: (a) Modelo del FET a Fuente comn. (b) Modelo simplicado.

Aplicacin 1- JFET en fuente comn

Determinar la ganancia de tensin Av y la resistencia de entrada Rin del circuito de la Fig. 4a.
VD D R1 vi C R2 (a) RD C vo RL
v i R1 R2 v
+
GS

vo g m vG S
R

RL

(b)

Figure 4: (a) Conguracin con fuente comn. (b) Equivalente a pequea seal.

Planteando la LVK en la red de la Fig. 4b. vo vGS = gm vGS (RD jjRL ) = vi

vo vi

(8) (9)

Finalmente despejando Av =

Av = La Rin estar dada por

gm (RD jjRL )

(10)

vi = R1 jjR2 (11) ii La resistencia de salida ser Rout = RD , debido que al anular la entrada, vGS = 0, as, gm vGS = 0, la fuente de corriente queda en circuito abierto. Esta resistencia se considera sin la carga. Rin =

El amplicador con drenador comn

Vcc Ci v i RG RS Co vo v i RG RS

La conguracin de la Fig. 5a, se conoce como drenador comn

vo

(a)

(b)

Figure 5: (a) Conguracin Drain comn. (b) Equivalente en ca.

Determinacin de la ganancia de voltaje

gm v GS i v i R G i + gm v GS

v GS

_ S

vo rD

+ R G

v GS

_ S rD

ip + vp

(a)

(b)

Figure 6: (a) Modelo a pequea seal. (b) Determinacin de Rout .

Considerando el modelo de MOSFET con rD , se reemplaza el modelo quedando el circuito de la Fig. 6a. Planteando las ecuaciones para la salida y para la entrada en dicho circuito, se tiene vo vi As despejando Av =
vo vi ;

= gm vgs (RS jjrD ) = vgs + vo

(12) (13)

se tiene gm (RS jjrD ) (1 + gm (RS jjrD )) (14)

Av =

Para el clculo la Rin se utiliza el circuito de la Fig. 6a, dado que vi = ii RG ; luego Rin = RG (15) Para determinar Rout se usar el circuito de la Fig. 6b, as ip vp Finalmente Rout =
1 rD

= =

vp vp gm vGS + rD RS vGS 1 +
1 RS

(16) (17)

+ gm

(18)

Amplicador en Gate Comn

Para una conguracin de Gate comn, sea el amplicador de la Fig. 7a, determinar Av y Rin . En ca, reemplazando el modelo a pequea seal, se tiene la red de la Fig. 7b.
C C v i R R D VDD vo RL v i _
RS

vo gm v G S vG S
RD

R2

R1

RL

(a)

(b)

Figure 7: (a) Conguracin gate comn. (b) Cto. a pequea seal.

Calculando la ganancia de voltaje, se tiene

vo = Pero vi = vGS , as

gm vGS (RL jjRD )

(19)

Av = gm (RL jjRD ) Determinando Rin ii = Pero vi = vGS , entonces Rin = Determinando Rout
i
p

(20)

vi Rs vi = ii

gm vGS

(21)

1 Rs

1 + gm

(22)

v i =0

_
RS

gm v G S vGS

+ RD

Figure 8: Clculo de Rout .

ip vGS As Rout =
vp ip

vp + gm vGS RD = 0 =

= RD

Conclusiones

El anlisis a pequea seal usando FET, resulta menos complicado que al usar BJT, debido a la simplicidad del modelo utilizado. Al incorporar el resistor rDS del modelo, pudiera generar complejidades adicionales, claramente esto depende de la conguracin analizada.