Toms Polln Santamara. Tecnologa Electrnica. E.U.I.T.I.Z. Universidad de Zaragoza. tpollan@[Link].

es

T6 MODELO FUNCIONAL DEL TRANSISTOR MOS
T6.1. Funcionamiento del transistor NMOS
T6.2. Etapa en fuente comn
T6.3. El transistor MOS real: efectos de segundo orden
T6.4. Modelos SPICE
El estudio de la microelectrnica digital, adems de abarcar el proceso de diseo del
circuito electrnico y las posibilidades de programacin o fabricacin del mismo, debe
atender, tambin, a la tecnologa, al soporte material sobre el cual se va a configurar el
circuito diseado.
Se trata de insertar el circuito digital resultante de un diseo especfico en el interior de
un circuito integrado, bien por configuracin de un circuito integrado programable, bien por
fabricacin del circuito integrado segn el diseo propio.
Es necesario conocer el soporte material que permite tal programacin o fabricacin,
estudiar con un poco de detalle la tecnologa que permite materializar nuestro diseo
particular. Disponer de un modelo bsico conceptual y operativo de dicha tecnologa
permitir conocer sus posibilidades, sus prestaciones, sus limitaciones y sus exigencias (los
requisitos que la tecnologa impone sobre el diseo).
Tal es el objeto de estudio de los captulos T6, T7, T8 y T9. En ste, primero de ellos,
se presenta un modelo funcional del comportamiento de los transistores MOS, empleando
los diagramas de Memelink como herramienta grfica muy til para representar la
distribucin de carga en el canal de los transistores y para efectuar clculos relativos a
tensiones e intensidades (y, tambin, a tiempos de propagacin y consumos).
El comportamiento de los transistores MOS ya fue descrito, con cierto detalle, en el
captulo T1 (volumen 1). En los apartados que siguen se repetir, amplindola, tal
descripcin; se ha procurado resumir en lo posible lo ya dicho en T1.3., de manera que la
consulta a dicho apartado puede ser til para razonar y comprender aquellas cuestiones
que, por resumidas, no hayan quedado claras al estudiar el presente captulo. Asimismo,
se recomienda la lectura de todo el captulo T1 como introduccin previa.
Junto con el modelo funcional (grfico) del comportamiento MOS, se detallan
aquellos aspectos de segundo orden que separan a los transistores reales de dicho modelo y
que permiten comprender mejor y simular ms fielmente su funcionamiento.
Respecto a este captulo y a los siguientes, debe apreciarse que el estudio de la
tecnologa con la cual pueden fabricarse nuestros diseos (y con la cual se fabrican,
tambin, los dispositivos en los que pueden programarse) no es una mera opcin cultural
no es una simple oportunidad de conocer cmo son por dentro los circuitos integrados
reales. Sino que, de dicho estudio, se derivan muchas cuestiones prcticas, muchas
limitaciones, condiciones o requisitos que han de tenerse en cuenta para hacer efectiva la
integracin de un sistema digital.
170 El ect rni ca Di gi t al



T6. 1. Funci onami ent o del t ransi st or NMOS
La idea bsica del transistor MOS fue anterior a la del bipolar (1947); la estructura
MOS presenta una gran sencillez conceptual, por su analoga directa con un interruptor:
N N
Polisilicio
xido
Semiconductor
Substrato P
SiO aislante
2
G
Puerta
canal

Una tensin positiva suficientemente alta sobre el terminal de puerta VG da lugar,
por atraccin sobre los portadores minoritarios del substrato, a un canal continuo entre las
dos zonas de difusin N, que permite el flujo de corriente entre ellas:
VG
< VTO no existe canal => el transistor no conduce
VG
> VTO se forma canal => el transistor conduce
Siendo VTO la tensin umbral de conduccin.
La fabricacin efectiva de transistores MOS se retras hasta los aos 60 por
problemas tcnicos: el transistor es un efecto superficial, no volumtrico (caso de los
transistores bipolares) y se requieren tcnicas de extraordinaria limpieza en la superficie.
En el proceso de integracin se forma primero la banda de xido de puerta y
polisilicio (cuya anchura determina la longitud del transistor) y, luego, en sentido
perpendicular, la banda de difusin que forma la fuente y el substrato; de esta forma, la
puerta y las dos zonas de difusin N quedan autoalineadas (la difusin se realiza sobre
todo el transistor pero no penetra debajo del polisilicio).
El transistor se forma fsicamente por el cruce de dos regiones: polisilicio y difusin.
Debajo del polisilicio la difusin se encuentra interrumpida, pero puede inducirse, por
medio de la tensin de puerta, su continuidad dando lugar a la formacin de un canal.
Abstrayendo las dimensiones superficiales, el transistor puede representarse en un
diagrama lineal como un cruce entre dos lneas: difusin - polisilicio.
DIFUSIN
verde
POLISILICIO
rojo

DIFUSIN
verde
POLISILICIO
rojo

[Al dibujar las correspondientes mscaras, suele utilizarse color rojo para la de
polisilicio y color verde para la difusin.]
T6. Model o f unci onal del t ransi st or MOS 171

a) Capa vaca
El substrato de los transistores NMOS es de tipo P, dopado con tomos de Boro con
slo 3 electrones de valencia, que dejan un hueco en la estructura cristalina. Cuando se
aplica una tensin positiva a la puerta, VG > 0, se forma una capa de vaciamiento,
desprovista de portadores, debida a la repulsin de la tensin de puerta sobre los huecos
del substrato; los tomos de boro quedan cargados negativamente.
V
G
+ + + + + + + + + + + + + + +
+ + + + + + + + + + + + + + +
Substrato P

La densidad superficial de carga (carga por unidad de superficie) Q ser:
QV = q . NA . eV q = carga del electrn,
NA = dopado del substrato = n de huecos por cm
3
,


eV = profundidad de la capa de vaciamiento.
Distribucin de carga Distribucin de tensin
Q = carga en el polisilicio
Q<0 Q>0
Q
carga en la
capa de vaciamiento
V
- q.N
A
V(z)
Z
V = tensin en la superficie

e
V
Z

Integrando la ecuacin de Poisson para la tensin, resulta:
d
2
V
dz
2
=
(z)

=
q.N
A
2.
Si
.e
V
2

siendo V la tensin en la superficie del semiconductor; sustituyendo eV en QV se obtiene
la relacin entre la carga de la capa de vaciamiento y la tensin en la superficie:

= = V K V N q 2 Q
1 A Si V
. . . , donde
A Si 1
N q 2 K . . . = .
172 El ect rni ca Di gi t al

b) Capa de inversin: canal conductor
Cuando la tensin de puerta es suficientemente positiva, se forma una capa
superficial de electrones libres, arrastrados por el gradiente de tensin de la capa de
vaciamiento: capa de inversin o canal; tales electrones libres proceden de los pares
electrn-hueco del propio silicio semiconductor y su nmero es reducido.
Substrato P
V
G
- - - - - - - - - - - - - - - -
- - - - - - - - - - - - - - - -
INVERSIN
VACA
- - - - - - - - -
- - - - - - - - -

Para formar una capa de inversin o canal conductor se necesita una tensin en la
superficie del semiconductor B capaz de mantener una concentracin de electrones
equivalente al dopado (concentracin de huecos) del substrato, es decir, el substrato P se
vuelve N en la zona superficial; el valor de la tensin superficial necesaria para un
dopado inverso equivalente al del substrato NA, condicin de fuerte inversin, es:

B
= 2
KT
q
ln
N
A
N
i

siendo K la constante de Boltzman, T la temperatura absoluta
y Ni la concentracin de pares electrn-hueco del silicio a esa
temperatura.
Distribucin de carga Distribucin de tensin
Q = carga en el polisilicio
= carga total
Q<0 Q>0
Q
V
V(z)
Z
V = tensin en la superficie

e
V
Z
Q
I

La carga almacenada en el condensador puerta-substrato tiene dos componentes:
carga correspondiente a la capa vaca + carga debida al canal o capa de inversin,
Q = QV + QI; la carga total Q ser proporcional a la diferencia de potencial existente entre
puerta y substrato y el factor de proporcionalidad corresponder a la capacidad de dicho
condensador cox. En las siguientes expresiones las diversas cargas estn expresadas por
unidad de superficie y lo mismo sucede con la capacidad de puerta cox.
( )
superficie de unidad por capacidad c
superficie de unidad por carga Q
V K Q
V c Q
Q Q Q
ox
1 V
B G ox
V I
=
=

=
=
+ =

T6. Model o f unci onal del t ransi st or MOS 173

Q
I
= Q Q
V
= c
ox
V
G

B
( ) K
1

B
= c
ox
V
G

B
+
B
( ) | |
Q
I
= Cox (VG - VTO) donde
B B TO
V + =

y
ox
A
c
N . q . .
c
K
Si
ox
1
2
= =
VTO es la tensin umbral de conduccin del MOS (tensin de puerta necesaria para
que se forme la capa de inversin, en condiciones de fuerte inversin) y es el parmetro
de efecto substrato (expresa el efecto de la capa de vaciamiento sobre V).
Comentario: sobre VTO inciden otros efectos de segundo orden (ver apartado 3); en la
prctica, dicho valor lo fija el fabricante, mediante un proceso de implantacin inica en
la superficie del substrato.

Valores de los diversos parmetros (tecnologa ):
Para tener una idea ms concreta y una referencia cuantitativa de los resultados, en
este captulo y en los siguientes se incluyen valores de los diversos parmetros y se
efectan los clculos correspondientes, en relacin a una tecnologa hipottica pero
realista a la que denominaremos tecnologa .
La tecnologa es de 1 micra; sus transistores tendrn las siguientes dimensiones:
1 m de longitud mnima y 1,5 m de anchura mnima y el espesor del xido de puerta tox
ser de 0,05 m.
La dimensin mnima de una tecnologa de integracin CMOS viene dada por la
anchura mnima del polisilicio, que corresponde a la longitud del transistor: L
mn
.
En general, la anchura de la difusin (que coincide con la del transistor W) no puede ser
tan reducida como la del polisilicio; lo habitual en la mayora de las tecnologas es que
W
mn
= 1,5 . L
mn
y, por ello, los transistores de tamao mnimo no sern cuadrados sino
quesu factor de forma ser ff = W / L = 1,5.
A temperatura ambiente (27C = 300K):
N (densidad tomos de Si) ~ 10
22
tomos Si/cm
3
= 10
10
ats/m
3

Ni (pares e-h Si puro) ~ 10
10
pares e-h/cm
3

1 par e-h intrnseco por cada billn de tomos de Si
NA (dopado substrato) ~ 10
15
ats B/cm
3
= 10
3
ats/m
3

1 tomo de Boro por cada 10 millones de tomos de Si
1 hueco extrnseco por cada 10 millones de tomos de Si
100.000 veces ms portadores extrnsecos que intrnsecos
174 El ect rni ca Di gi t al



La capacidad de puerta, por unidad de superficie, ser:

m 0,05 xido) (espesor t
pF/m m; fF/ 0,035 3,97.

t
c
ox
0 0 SiO
ox
SiO
ox
2 2
2
ox
m fF/ 0,7 c

= =
=

85 , 8

Un condensador MOS de 1 mm
2
presentar una capacidad ~ 1 nF; dicho efecto
capacitivo se refiere al cociente QI / (VG

- VTO): es una capacidad de tipo incremental
C = Q/VG.
Un transistor MOS de tamao mnimo (1 m x 1,5 m) tendr una capacidad ~ 1 fF
en su zona de puerta.
Respecto a la capa de inversin o canal conductor:
V 1 V
V 0,25 =
V 0,6
TO
B
2
1
+ =

=
=

B B TO
20
0 Si
ox
A Si
i
A
B
V

C 10 16 = electrn) (carga q
m fF/ 0,1 11,7.

c
.q.N 2.
=
C) 25 (a V 0,026
q
KT
;
N
N
ln
q
KT
2
.

Tambin puede calcularse la profundidad de la capa de vaciamiento:
. m 1 .
N . q
. 2
e e .
. 2
N . q
B
A
Si
V
2
V
Si
A
B
= =



c) Tensin de referencia (en el canal) 0
Si sobre el substrato en su zona superficial se induce, por algn medio, una tensin
V', dicha tensin acta como referencia o nivel 0 de tensiones, de forma que la tensin
efectiva sobre el condensador MOS ser VG - V':
QI = cox . ( VG - V' - VTO

).
Esto ocurre al polarizar la fuente y el drenaje para que circule una corriente: las
tensiones VD y VS establecen una distribucin de tensiones en la zona superficial del
substrato, de VS (en el extremo de la fuente) hasta VD (en el del drenaje). Orientando el
eje X en la direccin del canal, la concentracin de portadores de carga en el canal ser:
QI = cox . (VG - VTO - V(x)) donde V(x) vara entre VS y VD.

T6. Model o f unci onal del t ransi st or MOS 175

d) Intensidad de corriente a travs del canal
La diferencia de tensin VDS da lugar a una intensidad de corriente que corresponde
a la carga que atraviesa una superficie perpendicular al eje X por unidad de tiempo.
N N
Substrato P
V
canal
G
V
D
V
S
fuente
drenaje
capa vaca
x
longitud del transistor: L
anchura: W
eje X

La distribucin de portadores libres en la capa de inversin variar a lo largo del
canal: ser mayor al lado de la fuente que en el del drenaje (VDS > 0, VG-VS > VG-VD).
En un elemento diferencial x la cantidad de carga que corresponde a los portadores
libres, a todo lo ancho W del transistor ser:
QI = [densidad de carga] x volumen = QI . W. x = cox . (VG - VTO - V(x)) . W. x.
v .
x
Q
t
x
x
Q
dt
dQ
I I I

= = . I
x
Q
I

: carga de portadores por unidad de longitud

= =
=

v

Integrando la anterior ecuacin diferencial a lo largo del canal resulta
( )
( ) ( ) A . . . .
. .
= + =
=

D
S
D
S
V
V
TO G ox
V
V
TO G ox
L
0
dV V(x) V V
L
W
c I
dV V(x) V V W. c Idx

donde ( ) ( )

+ =
D
S
V
V
TO G
dV V(x) V V A expresa el efecto de las tensiones aplicadas sobre
el transistor y = .cox.W/L incluye parmetros tecnolgicos y geomtricos:
Kp = coeficiente de transconductancia = .cox

(parmetros tecnolgicos)

ff = factor de forma = W / L, cociente entre anchura W y longitud L del transistor.
Ambos influyen en proporcionalidad directa sobre la intensidad que conduce el transistor.

Para los transistores NMOS de la tecnologa :
e ~ 600 cm
2
/V.s, cox ~ 0,7 fF/
2
= 0,07 F/cm
2
, p ~ 600 . 0,7 40 A/V
2
.
176 El ect rni ca Di gi t al

Di agramas de Memel i nk
La integral A puede resolverse en forma grfica mediante los denominados
diagramas de Memelink que representan, en el eje horizontal X, las tensiones aplicadas a
fuente y drenaje (y por tanto la distribucin de tensiones a lo largo del canal) y, en el eje
vertical Y, la tensin aplicada a la puerta y la tensin umbral efectiva VTO+V (de modo
que su diferencia VG - (VTO+V) expresa la tensin efectiva generadora del canal):
V
G
V
TO
V
S V
D
eje X : tensiones que afectan
"horizontalmente" al transistor
: tensiones a lo largo del canal
eje Y : tensiones que afectan
"verticalmente" al transistor
: tensiones de puerta
V + V
TO
45

( ) ( )
( ) ( )
( )
( ) ( )
DS
DS
TO GS DS
DS TO GS TO GS
S D
D TO G S TO G
V
V
TO G
.V
2
V
V V .V
2
V V V V V
=
V V .
2
V V V V V V
=
trapecio del rea dV V(x) V V
D
S
|
.
|

\
|
= |
.
|

\
| +
|
.
|

\
| +
= + =

A

En un diagrama de Memelink el rea limitada por las cuatro rectas x = VS, x = VD, y
= VG

e y = VTO + V representa la distribucin de carga a lo largo del canal; es, por tanto,
una imagen del propio canal. Tngase en cuenta que el eje de abscisas no es espacial, sino
un eje de tensiones; por ello, el diagrama representa la distribucin de carga en el canal,
en funcin de la distribucin de tensiones a lo largo el mismo.
Integrando dicho rea y multiplicndola por = .cox.W/L (que expresa los efectos
tecnolgicos y geomtricos) se obtiene la ecuacin de la corriente en un transistor MOS
(canal no saturado):
DS
DS
TO GS p
V
2
V
V V
L
W
K = I . . . |
.
|

\
|


T6. Model o f unci onal del t ransi st or MOS 177

e) Diferencia de tensin drenaje-fuente pequea
Para VDS muy pequeo: VDS << VGS,
S D
V V , la expresin ( ) V(x) V V
TO G

es prcticamente constante,
TO GS
V V ; la tensin aplicada es la misma a lo largo de todo
el canal, que resulta plano, con una distribucin de carga uniforme:
( )
DS
V . . .
TO GS p D
V V
L
W
K = I
expresin que muestra una proporcionalidad directa entre la intensidad que pasa por el
transistor y la tensin aplicada sobre el mismo. El transistor se comporta como una
simple resistencia cuyo valor disminuye al aumentar la tensin de puerta VGS:

( )
TO GS p
eq
V V
L
W
K
1
R

= =
DS
D
V
I

Esta regin de funcionamiento del transistor se denomina zona lineal o zona hmica
y es la situacin booleana que corresponde a un transistor MOS en conduccin: equivale
a una resistencia cuyo valor puede hacerse adecuadamente pequeo, a travs del factor de
forma W/L (la resistencia es inversamente proporcional a su anchura W).
f) Canal saturado
Al aumentar VDS el canal se hace ms estrecho (presenta menor nmero de
portadores) en el lado del drenaje (VGD < VGS) y llega un momento en que se satura, es
decir, la diferencia de tensiones VG

V(x) no supera la tensin umbral VG

- V(x) < VTO:
en tal zona no hay capa de inversin que contribuya a la conduccin: si VGx VTO se
cierra el canal.
V
G
V
TO
V
S VD
V + V
TO
45




( ) ( ) ( )
2
TO GS S TO G
V V
2
1
V V V
2
1
issceles rectngulo triangulo del rea
= + =
=


2
A

La situacin de canal saturado se da si VG < VTO + VD , VD > VG

- VTO, en cuyo
caso la integral A se extiende solamente a la zona en que VG

VTO

V(x) es positiva y
viene dada por el rea del tringulo formado por las rectas x = VS

, y = VG e y = VTO+V:
( )
2
TO GS
p
sat D,
V V
L
W
2
K
I =
expresin que representa la intensidad mxima que el transistor puede conducir para una
tensin de puerta VGS determinada; esta intensidad no depende de la tensin de drenaje y
aumenta fuertemente con la tensin de puerta.
178 El ect rni ca Di gi t al

Transi st ores PMOS
En el transistor MOS de canal P son los huecos (en lugar de los electrones) los
portadores que forman el canal; por ello, requiere tensiones de alimentacin VDD y de
puerta VG negativas respecto al substrato y a la fuente, siendo tambin negativa su tensin
umbral VTO. Por ello, su diagrama de Memelink se sita en el tercer cuadrante:
V + V
TO
45
V
TO
V
S
V
D
V
G

Adems, la movilidad de los huecos es unas tres veces inferior a la de los electrones:
- Los huecos no se mueven por s mismos sino como resultado de que un electrn
ligado, que se encontraba en un enlace, pasa a cubrir el hueco y deja un nuevo
hueco en su enlace anterior; de manera que el hueco se mueve en sentido contrario
a como lo hacen los electrones ligados que lo rellenan.
- Siempre es ms costoso movilizar un electrn ligado (que forma parte de un enlace)
que un electrn libre (que se encuentra ya suelto en la banda de conduccin).
- A igualdad de dimensiones (a igualdad de factor de forma W/L) la intensidad
conducida por un transistor PMOS ser muy inferior a la de un transistor NMOS.

Para los transistores PMOS de la tecnologa :
h ~ 200 cm
2
/V.s, cox ~ 0,7 fF/
2
= 0,07 F/cm
2
, p ~ 200 . 0,7 15 A/V
2
.


T6. 2. Et apa en fuent e comn
R
D
V
DD
S
V = 0
V
G
D
I
V
o
= V
D

( )
2
TO G p

2

) V V (
L
W
K
1

0
TO G
p
sat D,
eq
S
V V
L
W
K
I saturado canal
= R lineal zona
V
=

=

Para canal no saturado:
D
2 L
V
V
V V
W
K = I
D
TO G p D
|
.
|

\
|

T6. Model o f unci onal del t ransi st or MOS 179

Representando la intensidad que circula por el transistor (drenaje-fuente) ID en
funcin de la tensin entre sus terminales VD, se obtiene la curva caracterstica de la
conduccin del transistor:
V
D
m = 1/Req
I (canal saturado)
D
I cuando V o cuando ff
D G
R cuando V o cuando ff eq
G
I
D

Para pequeos valores de VD ,
TO G D
V V V << , zona lineal, el transistor se
comporta como una resistencia cuyo valor disminuye al aumentar la tensin de puerta y,
tambin, si aumenta el factor de forma (ff = W/L):
) V V (
L
W
K
1

TO G p

= R
eq
.
Para canal saturado ( )
2
,
TO G
p
D
V V
L
W
2
K
I = >
TO G D
V V V
la intensidad que atraviesa el transistor no depende de la tensin de drenaje y aumenta
fuertemente con la tensin de puerta y linealmente con el factor de forma.
Actuando sobre las dimensiones geomtricas del transistor (ff = W/L), se modifica su
resistencia en zona lineal y, en sentido contrario, la intensidad con canal saturado.
W L ( en ambos casos ff ) Req ; I
D
(canal saturado) ;
la magnitud de ambas variaciones es proporcional a la modificacin del factor de forma.

Valores de los diversos parmetros (tecnologa ):
Para un transistor cuadrado (W=L; ff=1) con tensin umbral de 1 V y tensin de
puerta de 5 V los valores de la resistencia equivalente en zona lineal y de la intensidad de
canal saturado sern:
NMOS PMOS
p 40 A/V
2
p 15 A/V
2

Req = 1 / (40.10
-6
.(5-1)) 6 k Req = 1 / (15.10
-6
.(5-1)) 17 k
I
D
= (40/2)(5-1)
2
0,3 mA I
D
= (15/2)(5-1)
2
0,1 mA .
Para un transistor de tamao mnimo (ff=1,5):
Req = 1 / (40.10
-6
.1,5.(5-1)) 4 k Req = 1 / (15.10
-6
.1,5.(5-1)) 11 k
I
D
= (40/2).1,5.(5-1)
2
0,5 mA I
D
= (15/2).1,5.(5-1)
2
0,2 mA .
180 El ect rni ca Di gi t al

Las grficas siguientes muestran las curvas caractersticas de los transistores MOS de
tamao mnimo (ff = 1,5) de la tecnologa para diversos valores de la tensin de puerta;
han sido obtenidas mediante simulacin SPICE para L = 1 m, W = 1,5 m,
VTO,NMOS = 1 V, VTO,PMOS = 1 V, p,NMOS = 40 A/V
2
y p,NMOS = 15 A/V
2
.
VDS
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
ID(m)
0A
100uA
200uA
300uA
400uA
500uA
VG = 2 V
VG = 3 V
VG = 4 V
VG = 5 V

Curvas caractersticas ID VDS del transistor NMOS para varios valores de VGS
VDS
-5.0V -4.5V -4.0V -3.5V -3.0V -2.5V -2.0V -1.5V -1.0V -0.5V 0V
ID(m)
-200uA
-150uA
-100uA
-50uA
0A
VG = -2 V
VG = -3 V
VG = -4 V
VG = -5 V

Curvas caractersticas ID VDS del transistor PMOS para varios valores de VGS
Comport ami ent o bool eano
Las situaciones booleanas de un transistor MOS corresponden a:
- transistor en corte VGS < VTO I = 0
- transistor en zona lineal VGS > VTO VDS = 0
( )
TO G p
eq
V V
L
W
K
1
R

= .
T6. Model o f unci onal del t ransi st or MOS 181

En la conmutacin, en la puesta en conduccin del transistor, ste recorre la curva
caracterstica correspondiente a VGS = V(1) desde la situacin de canal saturado hasta
alcanzar la zona lineal con VDS = 0 V.
corte
V
D
I
D
conmutacin
V
CC
conduccin
zona lineal
I
D,sat
corte
V
D
I
D
conmutacin
V
CC
conduccin
zona lineal

C
L
V
CC
D
I
D
R

La ID,sat seala la mxima intensidad
disponible por el transistor, con ella se inicia el
proceso de conmutacin, para descargar las
capacidades equivalentes conectadas a su salida
(debidas a otras puertas o dispositivos a los que el
transistor comunica el valor booleano 0).
En condiciones funcionales la salida de una etapa se encontrar conectada a una o
ms etapas siguientes (o a otro tipo de carga), de forma que deber cargar y descargar la
capacidad equivalente que suponen las puertas de dichas etapas: CL.
VG
V
DD
V
TO
Vo

Al pasar la tensin de puerta VG de 0 V

a un valor V(1) el transistor conduce y
descarga la capacidad CL que pasa de Vo= VCC (situacin anterior, para VG = 0 V) a
Vo= 0 V: la intensidad, al principio, corresponde a la de canal saturado (rea triangular en
el diagrama de Memelink) y se reduce a medida que Vo disminuye (rea trapezoidal), de
forma que la intensidad decrece fuertemente al realizarse la descarga.
En la etapa representada en la figura, al pasar VG de V(1) a 0 V la capacidad CL
se carga a travs de la resistencia RD: proceso exponencial con constante de tiempo
[Link]; resulta una situacin sin inters respecto a las puertas lgicas CMOS, ya que tales
puertas no se construyen con resistencias de carga.
182 El ect rni ca Di gi t al

T6. 3. El t ransi st or MOS real : efect os de segundo orden
Las principales diferencias de un transistor MOS real con el modelo desarrollado en
los apartados anteriores son las siguientes:
1 La placa superior del condensador puerta-canal no es metlica, sino
semiconductora, construida con silicio policristalino fuertemente dopado N
+
; ello motiva
que la distribucin de carga en dicha placa no sea puramente superficial sino volumtrica:
se distribuye en la zona superficial del polisilicio abarcando una cierta profundidad no
nula. Tal distribucin volumtrica de carga introduce un pequeo efecto resistivo, dando
lugar a la correspondiente cada de tensin.
El alto dopado del polisilicio (~ 10
20
ats/cm
3
, cien mil veces superior al substrato,
10
15
) reduce tal efecto volumtrico, permitiendo despreciarlo respecto al funcionamiento
del transistor MOS. En cambio, deber tenerse en cuenta que la resistividad de las
conexiones realizadas en polisilicio es relativamente alta (unas 300 veces la de un metal)
y su espesor es inferior al de las lneas de metal (0,2 frente a 0,5 m); por ello, la
resistencia que presenta una lnea de polisilicio es bastante superior (resistencia por
cuadro: 30/ el polisilicio, frente a 50 m/ en las conexiones metlicas).
2 La tensin umbral VTO se encuentra afectada por los siguientes efectos, todos ellos
superficiales:
- la terminacin abrupta de la red cristalina del substrato,
- la existencia de iones positivos, principalmente de sodio, atrapados en el xido
de silicio durante los procesos de oxidacin,
- la aparicin de cargas fijas en las superficies de contacto entre el silicio y el
xido, que provienen, principalmente, de una oxidacin incompleta del silicio.
Estos tres efectos se suman y pueden ser contabilizados conjuntamente en forma de
una distribucin de carga positiva Qox = [Link] que induce sobre el substrato una carga
negativa, es decir, crea una pequea capa vaca inicial en ausencia de tensin exterior
aplicada, reduciendo la tensin umbral VTO (en el caso de un transistor de canal N;
aumentndola, si es de canal P):
VTO = - Qox / Cox = - q . Nox / Cox
La concentracin equivalente de iones Nox suele ser del orden de:
Nox 5 x 10
10
iones / cm
2
= 500 iones / m
2
Qox ~ 0,08 fC / m
2
VTO ~ - 0,08 / 0,7 -0.1 V.
Un cuarto efecto superficial se debe a las interfases o potenciales de contacto
polisilicio-xido y xido-substrato y es consecuencia del diferente potencial o energa de
extraccin de los electrones en las capas en contacto. Tal potencial de contacto origina,
asimismo, un desplazamiento de la tensin umbral
VTO = substrato

- polisilicio ~ 0,8 V.
con signo + para el substrato N, canal P y con signo - para el substrato P, canal N.
T6. Model o f unci onal del t ransi st or MOS 183

La suma de ambos desplazamientos (- 0,9 canal N y + 0,7 canal P) se traduce en la
prctica cancelacin de la tensin umbral VTO en el caso del transistor N, mientras que
para el transistor P dicha tensin umbral se reduce en forma importante (a 0,3 V).
Ahora bien, estos efectos que desplazan la tensin umbral VTO expresan tambin la
posibilidad de controlar tecnolgicamente dicha tensin (en el proceso de fabricacin de
los transistores) mediante la implantacin de iones en la superficie del substrato.
La implantacin de iones, a travs del xido de puerta en la zona semiconductora
contigua al mismo, modifica la carga equivalente Qox y permite ajustar la tensin umbral
de los transistores, situndola en valores adecuados que suelen estar en el entorno de 1 V
en los transistores NMOS y en valores un poco inferiores (para compensar la menor
movilidad de sus portadores) en los transistores PMOS.
Mediante la implantacin de iones negativos (Boro
-
) se aumenta la tensin umbral
del transistor N, acercndola a 1 V y, recprocamente, la implantacin de iones positivos
(Fsforo
+
o Arsenio
+
) permite situar la tensin umbral del transistor P en valores
absolutos ligeramente superiores a 0,6 voltios. De esta forma, se utiliza la desigualdad
VTO (PMOS) < VTO (NMOS) para compensar un poco la asimetra entre ambos
transistores, causada por la menor movilidad de los huecos.
Todos estos efectos superficiales inciden en el valor de la tensin umbral VTO pero
no afectan al modelo de transistor desarrollado anteriormente.
3 La reduccin de las dimensiones del transistor MOS (longitud L o anchura W)
afecta tambin a la tensin umbral VTO, en forma de desplazamiento de la misma.
En las proximidades de las zonas de difusin (fuente o drenaje, ricas en portadores)
el potencial de extraccin de portadores es inferior al correspondiente al semiconductor
que forma el substrato. Por ello, cuando la longitud del canal es corta (L ~ 1 m) la
tensin umbral resulta afectada por la presencia de las difusiones (cercanas a todo el
canal) y disminuye en forma apreciable, tanto ms cuanto menor es la longitud del canal.
Por otra parte, la distribucin de carga espacial de la zona vaca se extiende (en el
sentido de la anchura del transistor) ms all de la longitud transversal definida por el
xido de puerta (ms all de la zona de puerta determinada por el polisilicio al cruzar a la
difusin). El efecto de esta ampliacin de la capa vaca es apreciable cuando el transistor
es muy estrecho (W < 1 m) y puede contabilizarse como una distribucin de carga de
vaciamiento QV superior a la considerada; como dicho trmino acta en trminos de resta,
respecto a la tensin de puerta, se produce un aumento de la tensin umbral.
Estos dos efectos son de signo contrario y se compensan parcialmente entre s,
supuesto que ambas dimensiones L y W sean del mismo orden de tamao. Sin embargo,
en tecnologas submicrnicas (< 1m) el comportamiento real de los transistores difiere
en gran medida del terico (de las ecuaciones funcionales desarrolladas anteriormente),
debido a este tipo de efectos relacionados con las dimensiones del transistor (influencia
relativa de los bordes del transistor sobre su globalidad).
184 El ect rni ca Di gi t al

4 La longitud del transistor MOS no corresponde exactamente al tamao transversal
(anchura) del polisilicio que le cruza ya que la difusin penetra ligeramente debajo de la
zona de puerta, por sus bordes, ocupando una franja de anchura LD (difusin lateral); de
forma que la longitud efectiva del canal ser L - 2LD.
Adems, cuando el canal se encuentra saturado, se cierra antes de alcanzar al drenaje
y su longitud efectiva es menor que la separacin entre las dos difusiones (fuente y
drenaje). Este efecto aumenta al hacerlo la tensin de drenaje y da lugar a que las curvas
ID - VDS no sean planas en la zona de canal saturado, sino que presenten una ligera
pendiente; se conoce con el nombre de modulacin de la longitud del canal y se
contabiliza mediante un parmetro :
L
efectiva
= ( L - 2LD ) / ( 1 + VDS ).
En ocasiones, por analoga con los transistores bipolares, se utiliza como parmetro
para expresar este efecto de aumento de ID con VD en la zona de canal saturado la
denominada tensin early que corresponde a la tensin en que la prolongacin de la recta
ID correspondiente a canal saturado corta al eje de tensiones.
5 La movilidad de los portadores e

h y, por consiguiente, el parmetro de
transconductancia Kp, depende fuertemente de la temperatura y de los campos elctricos.
La temperatura disminuye la movilidad de los portadores y en el mismo sentido acta
el campo vertical producido por la tensin de puerta VG ya que tiende a impulsar a los
portadores hacia la superficie (interfase xido-substrato). En ambos casos aumenta el
efecto de dispersin (los choques) que produce la red cristalina sobre los portadores
(colisiones portadores - ncleos de la red); es el mismo efecto que sufren los materiales
conductores al aumentar la temperatura y que da lugar a un aumento de su resistencia.
Tambin afecta negativamente a la movilidad de los portadores el aumento del
campo elctrico horizontal producido por la diferencia de tensin entre fuente y drenaje;
para valores de campo suficientemente intensas (E > Ecrtico) se produce una saturacin de
la velocidad de los portadores: existe una velocidad mxima por encima de la cual la
aceleracin producida por el campo elctrico no tiene efecto.
Por otra parte, el parmetro (movilidad de los portadores), adems de ser
sumamente sensible a todo tipo de magnitudes fsicas, resulta de muy difcil medida; por
ello, en muchas ocasiones, se utiliza directamente el parmetro de transconductancia
Kp = .cox, cuya dependencia de la temperatura y de los campos elctricos se establece
mediante coeficientes de tipo experimental.
6 La distribucin de tensin V(x) a lo largo del canal (debida a las tensiones de
fuente y drenaje) no solo acta reduciendo la tensin efectiva de cada elemento x del
condensador puerta-canal, VG -VTO

-V(x); tambin incrementa la carga de la capa vaca
QV, reduciendo en igual cantidad la carga de la capa de inversin QI y su contribucin a
la corriente que circula por ella. Se denomina efecto substrato al que producen las
tensiones aplicadas horizontalmente (VS ,VD) sobre la carga de la capa de vaciamiento.
T6. Model o f unci onal del t ransi st or MOS 185

Debido a la distribucin de tensin que inducen VS

y VD, la tensin en la superficie
de un elemento (x) ser
B
+ V' >
B
y como la carga de la capa de vaciamiento es
Q
V
= K
1

B
+ V' (apartado T6.1.a), la carga de la capa de inversin ser:
( )
( ) ( ) ( ) V' V' V c V' V' V c
V' K V' V c Q Q Q
B B G ox B B G ox
B 1 B G ox V I
+ + + = + =
+ = =




Como
B B TO
V + = ,
B TO B
V = , podemos escribir
( ) ( )
( ) ( )
( ) ( )
B B G ox
B
I
V' V' V c

Q



+ + + =
+ + + =
+ + + =
TO
TO
V
V V' V' V c
V' V' V c
B G ox
B B G ox

y, con ello, la recta V V
TO
+ del diagrama de Memelink se transforma en un curva de
mayor pendiente:
B B TO
V V V + + + .
Resulta til emplear una aproximacin lineal de esta curva; para ello, en la expresin
( ) V' V' V c Q
B B G ox I
+ = , el trmino de efecto substrato V'
B
+
puede aproximarse mediante su desarrollo en serie de Taylor (primer trmino de la serie):
' aV + = +
B B
V' ; ( )
B
B
V'

= + =
=
2 ' dV
d
a
0 ' V
.
' aV - = +
B B
V'
( ) ( ) ( ) 1,15 a 1 K con V' K V V c ' aV V' V ( V c Q
TO G ox TO G ox I
+ = + = + + =
( ) ( )

+ =
D
S
V
V
TO G ox
.dV V(x) V V
L
W
c I . K . . . : la recta VTO + V del diagrama de
Memelink pasa a VTO + K.V (K ~ 1,15 > 1), es decir, aumenta su pendiente:
V
G
V
TO
V
S V
D
V + V
TO
45
V + KV
TO
V + V
TO S
V + KV
TO S
tensin umbral
de conduccin mayor
tensin de saturacin del canal menor
V + KV = V
TO D G
V + V = V
TO D G

186 El ect rni ca Di gi t al

Habida cuenta de que la recta VTO + V acta substractivamente, las consecuencias
de su mayor pendiente son las siguientes:
la intensidad que conduce el transistor es menor:
( )

=
|
.
|

\
| +
=
saturado canal V V V
L
W
2
K
I
saturado no canal V
2
V V
V V
L
W
K I
2
S TO G
p
D
DS
D S
TO G p D
K
K
K

.

cuando la tensin de fuente VS es mayor que 0 V la tensin umbral aumenta:
para VS > 0 V el transistor no conducir hasta que
VG VTO + [Link] = VTO + VS + [Link] ; VGS VT = VTO + [Link];
siendo la nueva tensin umbral VT = VTO + [Link] (a ~ 0,15).
Este efecto tiene importancia cuando la fuente del transistor no se encuentra unida al
terminal de polarizacin (por ejemplo, en cuando los transistores se encuentran en serie) y
reduce en forma apreciable la conductividad del transistor.
la saturacin del canal se produce para tensiones de drenaje inferiores:
la saturacin se produce cuando VTO + [Link]

= VG
o sea, para una tensin de drenaje VD = (VG - VTO)/ K
VD ~ 3.5 V para VG = 5 V y VTO = 1 V
y dicho valor limita la tensin mxima de salida de un transistor de paso
(como se ver en su momento).
7 Al analizar el comportamiento del transistor MOS se han detallado dos situaciones
excluyentes: ausencia/presencia de canal (capa de inversin). Las condiciones
establecidas para que exista canal (VG > VT) corresponden a una inversin fuerte:
concentracin de portadores en el canal anloga al dopado del substrato (n ~ NA).
Existen otras dos situaciones posibles: inversin dbil n << NA e inversin moderada
n < NA que es preciso tener en cuenta cuando interesa el comportamiento del transistor
para tensiones de puerta en el entorno de la tensin umbral VT; en principio, tales
situaciones no afectan al caso digital pero han de ser tenidas en cuenta en etapas de tipo
analgico.
T6. Model o f unci onal del t ransi st or MOS 187

T6. 4. Model os SPICE
El modelo de nivel 1 (modelo de Shichman Hodges) corresponde a las funciones
desarrolladas en el apartado T6.1:
( )

=
|
.
|

\
|
=
saturado canal V V
2
K
I
saturado no l c
2
V
V V
L
W
K I
2
TO GS
p
D
DS
TO GS p D

ana V
DS

En este modelo, la descripcin de un transistor MOS requiere tres parmetros:
KP Kp parmetro de transconductancia
VTO VTO tensin umbral del transistor
TOX tox espesor del xido de puerta
TOX es necesario para tener en cuenta la capacidad de puerta; caso de no utilizarlo,
se supone capacidad de puerta nula.
En lugar de KP puede utilizarse como parmetro la movilidad de los portadores ,
calculndose KP a partir del valor de dicha movilidad UO:
UO K
p
= c
ox
=

SiO
2
t
ox
; = UO
En todo caso, es necesario indicar la dimensin de los transistores L, W, bien dentro
del modelo o en la declaracin de cada transistor; por defecto se asigna a L y W el valor
de 1 metro, con lo cual se configuran transistores enormes, de 1 m
2
(que son tan grandes
que dan lugar a resultados de simulacin errneos).
El modelo de nivel 1 admite los siguientes efectos de segundo orden:
- disminucin de la longitud del canal debida a la difusin lateral LD: L' = L- 2LD
- modulacin de la longitud de canal saturado LAMBDA: Lefectiva

= L / (1 + VDS)
- efecto substrato: la recta V V
TO
+ pasa a ser
B B TO
V V V + + +
que requiere dos parmetros
GAMMA coeficiente de efecto substrato
PHI
B
potencial superficial para inversin fuerte,
o, en su defecto: NSUB N
A
dopado del substrato:

B
= 2
KT
q
ln
N
A
N
i
.
188 El ect rni ca Di gi t al



Ejemplo de modelo de transistores MOS (nivel 1):
a) MODEL "nombre" NMOS LEVEL =1
+ KP = 40U VTO = 1 TOX = 50E-9 L = 1U W = 1.5U
+ LD = 0.05E-6 LAMBDA = 0.01 GAMMA = 0.25 NSUB = 1E15
b) MODEL "nombre" PMOS LEVEL = 1
+ KP = 15U VTO = -1 TOX = 50E-9 L = 1U W = 1.5U
+ LD = 0.05E-6 LAMBDA = 0.01 GAMMA = 0.25 NSUB = 5E15

Adems, pueden incluirse los efectos resistivos y capacitivos de las regiones fsicas
que componen el transistor mediante los correspondientes parmetros: RSH (R
resistencia por cuadro cuadrado de la difusin), CJ (capacidad de la difusin respecto
al substrato), CJSW (capacidad perimetral de la difusin respecto al substrato), CGSO y
CGDO (capacidades de solapamiento puerta-fuente y puerta-drenaje), RS, RD y RG
(resistencias hmicas de los contactos con fuente, substrato y drenaje), etc.
El modelo de nivel 2 permite incluir todos los efectos de segundo orden comentados
en el apartado T6.3 y, en particular, los relativos a los transistores submicrnicos; utiliza,
en principio, los mismos parmetros que el de nivel 1, a los que aade parmetros
complementarios para contabilizar los efectos sobre la movilidad de los portadores (y,
por tanto, sobre Kp), sobre la tensin umbral VT, etc. y para incluir situaciones de
inversin dbil. Los diversos efectos de segundo orden se tienen en cuenta o no segn se
asignen o no valores a los correspondientes parmetros.
El modelo de nivel 3 corresponde a un ajuste semiemprico de coeficientes a travs
de aproximaciones de las caractersticas del transistor obtenidas a travs de la medida de
las mismas. Ha sido desarrollado principalmente para aproximar los resultados de la
simulacin a los valores experimentales en los transistores de canal ultracorto.
Adems de los anteriores, existen otros modelos SPICE de los transistores MOS:
versiones avanzadas de SPICE suelen incluir una docena de tales modelos. Sin embargo,
en muchas ocasiones, en particular en la simulacin de circuitos digitales con transistores
no muy pequeos (L 1m), basta el modelo de nivel 1 para conseguir resultados muy
aceptables.