INDICE
1) Base terica
2) Ejercicio aplicacin
- Diagramas
- Tablas de verdad
- Tablas caracteristicas
- Simulacion
3) Conclusiones
INTRODUCCION
Todos los circuitos digitales utilizan datos binarios para funcionar correctamente, los
circuitos estan diseados para contar, sumar, separar, restar los datos segun
nuestras necesidades como lo hemos visto en el curso de C. Digitales I , pero por el
tipo de funcionamiento de las compuertas, los datos presentes en las salidas,
cambian de acuerdo con sus entradas, y no hay manera de evitarlo, si las entradas
cambian , las salidas lo haran tambien, entonces hay una forma de lograr que ese
dato se mantenga o guarde hasta que lo necesitemos, guardarlo en una memoria,
en este presente informe llevaremos a cabo el desarrollo los flip-flops sus tipos,
diagramas, tablas de los cuales se hablara de todos a grandes rasgos y solo
desarrollaremos del tipo jk y D.
1. BASE TEOERICA.Un Biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno
de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones. Esta caracterstica es ampliamente utilizada en electrnica digital
para memorizar informacin. El paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas los Biestable se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el Biestable
RS.
Sncronos: adems de las entradas de control posee una entrada de
sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan sncronas y
en caso contrario asncronas. Por lo general, las entradas de control asncronas
prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de
subida o de bajada). Dentro de los Biestable sncronos activados por nivel estn los
tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.
Los Biestable sncronos activos por flanco (flip-flop) se crearon para eliminar las
deficiencias de los latches (Biestable asncronos o sincronizados por nivel).
1) Funcionamiento de los flip-flops
FLIP-FLOP JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es
idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de
estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas
como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se
encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe
el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que
posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS,
en el caso de activarse ambas entradas a la vez, la salida adquirir el estado
contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:
FLIP-FLOP JK ACTIVO POR FLANCO
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya
misin es la de permitir el cambio de estado del biestable cuando se produce
un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls
es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las
entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la
salida del biestable cambia de estado. A este modo de funcionamiento se le
denomina modo de basculacin (toggle en ingls).
Fig. 1 Diagrama de jk activacion por flanco de subida y bajada
FLIP-FLOP JK MAESTRO ESCLAVO
Aunque an puede encontrarse en algunos equipos, este tipo de
biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado
obsoleto ya que ha sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o
bajo) se toman los valores de las entradas J y K y en el flanco de bajada
(o de subida) se refleja en la salida.
FLIP- FLOP D
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit
de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un
flip-flop D bsico. El funcionamiento de un dispositivo activado por el
flanco negativo es, por supuesto, idntico, excepto que el disparo tiene
lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a
D en cada flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados
(alto y bajo), cuya salida adquiere el valor de la entrada D cuando se
activa la entrada de sincronismo, C. En funcin del modo de activacin
de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o
cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica
comportamiento es:
del
biestable
que
describe
su
Esta bscula puede verse como una primitiva lnea de retardo o una
retencin de orden cero (zero order hold en ingls), ya que los datos que
se introducen, se obtienen en la salida un ciclo de reloj despus. Esta
caracterstica
es
aprovechada
para
sintetizar
funciones
de procesamiento digital de seales (DSP en ingls) mediante
la transformada Z.
TRANSFORMACION FLIP-FLOP JK A D
D es la entrada externa y J y K son las entradas reales del flip flop. D y
Qp hacen cuatro combinaciones. J y K se expresan en trminos de D y
Qp. La mesa cuatro combinacin de conversin, los K-maps para J y K
en trminos de D y Qp, y el diagrama lgico que muestra la conversin
de JK a D en la seccion de tablas en la fig.
TRANSFORMACION FLIP-FLOP D A JK
En esta conversin, D es la entrada real al flip flop y J y K son
las entradas externas. J, K y Qp hacen ocho combinaciones
posibles, como se muestra en la tabla de conversin a
continuacin. D se expresa en trminos de J, K y Qp. La tabla
de conversin, el K-mapa para D en trminos de J, K y Qp y el
diagrama lgico que muestra la conversin de D a Jk estan en
la seccion de tablas en la fig.
2. EJERCICIO APLICACION
Diagramas circuitos equivalentes
- RS
Fig. 2 Circuito equivalente y diagrama del flip-flop RS
- D
Fig. 3 Circuito equivalente y diagrama del flip-flop D
- T
fig. 4 Circuito equivalente y diagrama del flip-flop T
- JK
fig. 5 Circuito equivalente y diagrama del flip-flop JK
Tablas de verdad caracteristica
-
jk
fig. 6 Tabla de verdad y caracteristica del flip-flop jk
- D
fig. 6 Tabla de verdad y caracteristica del flip-flop D
Transformaciones
fig.7 Tala,mapa y diagrama logico de transformacion de flip-flop jk a D
f
fig.8 Tabla,mapa y diagrama logico de transformacion de flip-flop D a jk
Simulacion
fig. 7 Simulacion del flip-flop D(figura a)
fig. 8 Simulacion del flip-flop D(figura b)
fig. 9 Simulacion del flip-flop jk + pulso del timer(figura a)
fig. 10 Simulacion del flip-flop jk + pulso del timer(figura b)
3. CONCLUSIONES
4. ADICIONAL (TIMER A 50%)
TIMER ASTABLE CON CICLO DE TRABAJO A 50 %
El circuito astable original que se disea con el temporizador 555 no
permite obtener t1 = t2.Este siguiente circuito, con la ayuda de unos
elementos adicionales diodos(D1 y D2) y haciendo que las resistencias R =
R' logro realizar tener un ciclo de trabajo del 50%.
SIMULACION
