「npn」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

When the emitter N-regions 30 are formed to be shallow, a resistance in bodies 24 near the lower part of the emitter N- regions 30 is reduced, and the operation of a parasitic NPN transistor which is formed of the emitter N-regions 30, the bodies 24 and an epitaxial layer 22 is suppressed.例文帳に追加

エミッタＮ領域３０を浅く形成することにより、エミッタＮ領域３０下部近傍のボディ２４における抵抗を小さくし、エミッタＮ領域３０とボディ２４とエピタキシャル層２２とにより形成される寄生ＮＰＮトランジスタの動作を抑える。 - 特許庁

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1.例文帳に追加

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。 - 特許庁

The test control voltage signal TC flows through resistors R1 and R2 when the NPN transistor Q0 is turned on, the operation of a voltage controlled oscillator V1 and a buffer B10 is stopped because the current from a current source I1 is not supplied, and the output impedance of the buffer B10 becomes high.例文帳に追加

テスト制御電圧信号ＴＣは、抵抗Ｒ１、Ｒ２を流れ、ＮＰＮトランジスタＱ０がオンとなることで、電圧制御発振器Ｖ１およびバッファＢ１０は、電流源Ｉ１からの電流が供給されず動作を停止し、バッファＢ１０の出力インピーダンスは高くなる。 - 特許庁

Then, an n-type GaN layer 3 made of group III nitride semiconductor, a p-type GaN layer 4 and an n-type GaN layer 5 are grown in this order from the n-type GaN layer 7 exposed from the opening 9 of the insulation film mask 8, forming a mesa lamination part 15 with npn structure.例文帳に追加

そして、この絶縁膜マスク８の開口部９から露出するｎ型ＧａＮ層７から、III族窒化物半導体からなるｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、この順に成長させられてｎｐｎ構造からなるメサ状積層部１５が形成される。 - 特許庁

The protection circuit includes: a diode 11 with an anode connected to an input terminal 1, and an NPN-type transistor 13 with a collector connected to a cathode of the diode 11, a base connected to a low potential power terminal 4 through a bias resistor 12, and an emitter connected to the low potential power terminal 4.例文帳に追加

入力端子１にアノードが接続されるダイオード１１と、該ダイオード１１のカソードにコレクタが接続され、ベースがバイアス抵抗１２を介して低電位電源端子４に接続され、エミッタが該低電位電源端子４に接続されるＮＰＮ型のトランジスタ１３とで構成する。 - 特許庁

The NPN transistor having an epitaxial region in an N-type silicon/P-type silicon germanium/N-type silicon structure and the PNP transistor having an epitaxial region in a P-type silicon/N-type silicon germanium/P-type silicon structure are formed in the silicon wafer after an element separation oxidized film is formed.例文帳に追加

素子分離酸化膜形成後のシリコン基板に、Ｎ型シリコン／Ｐ型シリコンゲルマニウム／Ｎ型シリコンの構造のエピタキシャル領域を有するＮＰＮトランジスタと、Ｐ型シリコン／Ｎ型シリコンゲルマニウム／Ｐ型シリコンの構造のエピタキシャル領域を有するＰＮＰトランジスタを形成する。 - 特許庁

A 16-bit shift register for blue color 33 to which blue-color data signal is inputted is provided inside a G control circuit 29 in an RG-three- color LED display module electrically independently of an NPN driver 30, a latch circuit 31 and a 16-bit shift register for green color 32.例文帳に追加

ＲＧ３色ＬＥＤ表示モジュールにおけるＧ制御回路２９の内部に、青色データ信号BDATAが入力される青色用１６ビットシフトレジスタ３３を、ＮＰＮドライバ３０,ラッチ回路３１及び緑色用１６ビットシフトレジスタ３２とは電気的に独立して設けている。 - 特許庁

The protect circuit 40 is equipped with a lateral NPN transistor T1, which is connected to the input element 20 and actuated, when the voltage of the input element 20 is higher than or equal to the normal operation voltage of the protect circuit 40 connected to the input element 20.例文帳に追加

保護回路（４０）が、入力素子（２０）に結合されていて、入力素子の電圧が、入力素子（２０）に結合された回路の普通の動作電圧より高いかまたはそれに等しい閾値を超えた時に作動するように作用し得る横形ＮＰＮトランジスタ（Ｔ１）を有する。 - 特許庁

An upper side output transistor constitutes an NPN collector common circuit with a transistor QB6 and inputted current signals are amplified by the transistor QB6, then turned back by a current mirror circuit, multiplied by β by the upper side output transistor and outputted from a push/pull connection point.例文帳に追加

上側出力トランジスタは、トランジスタＱＢ６とＮＰＮコレクタ共通回路を構成し、入力した電流信号は、トランジスタＱＢ６により増幅された後に電流ミラー回路により折り返されて上側出力トランジスタによりβ倍されてプッシュプル接続点から出力される。 - 特許庁

In the programmable logic circuit, a gate circuit realizing one logic function with a circuit change by structure data and exchange of wiring by a wiring switch portion is made common to a gate circuit realizing only the one logic function and other logic functions belonging to an NPN equivalence or the like.例文帳に追加

プログラマブル論理回路は、構成データによる回路変更および配線スイッチ部による配線の入れ替えにより、一の論理関数を実現するゲート回路を、該一の論理関数とＮＰＮ同値類に属する他の論理関数のみを実現するゲート回路と共通させている。 - 特許庁

A charge pump type step-up circuit 201, incorporated in a semiconductor integrated circuit 200, has a vertical npn transistor T0 formed, as the initial charging element of a capacitor C2, in a p-type semiconductor substrate 21 and connected between the input terminal 1 and the output terminal 3.例文帳に追加

半導体集積回路２００に内蔵されるチャージポンプ型の昇圧回路２０１は、コンデンサＣ２の初期充電用素子として、Ｐ型半導体基板２１に形成され、入力端子１と出力端子３間に接続された縦型ＮＰＮトランジスタＴ０を有している。 - 特許庁

An n-channel MISFET (Mn), a p-channel MISFET (Mp), an npn bipolar transistor (Bn) and a pnp bipolar transistor (Bp) are respectively formed on semiconductor insular regions, being electrically separated from each other by the grooves 11 and the layer 3.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴ（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）、ｎｐｎ型バイポーラ・トランジスタ（Ｂｎ）およびｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）のそれぞれは、上記Ｕ溝１１と酸化シリコン層３とによって互いに電気的に分離された半導体島領域に形成されている。 - 特許庁

Thus, the parasitic npn transistors are not formed between the main cell and the current detection cell, and even if a current caused by an external surge flows in an internal resistor, a large current does not flow between a collector and an emitter in the IGBT 11 of the main cell by an operation of the parasitic pnp transistors.例文帳に追加

これにより、メインセルと電流検出セルとの間に寄生ＮＰＮトランジスタが形成されず、外部サージによる電流が内部抵抗に流れても、メインセルのＩＧＢＴ１１におけるコレクタ−エミッタ間に寄生ＰＮＰトランジスタが動作することによる大きな電流が流れないようにできる。 - 特許庁

If not, the controller 30 turns off system relays SR1, SR2, discharges DC power accumulated in a capacitor C2 with a boosting converter 12 stopped, and determines which is the cause of failure, NPN transistors Q1, Q2 or a voltage sensor 13.例文帳に追加

また、制御装置３０は、リアクトルＬ１が異常原因でないとき、システムリレーＳＲ１，ＳＲ２をオフし、昇圧コンバータ１２を停止した状態でコンデンサＣ２に蓄積された直流電力を放電してＮＰＮトランジスタＱ１，Ｑ２および電圧センサー１３のいずれが異常原因か否かを判定する。 - 特許庁

The npn bipolar transistor 30 is formed on the surface of the semiconductor substrate 11, and among its base area (P-wel 14b), the p-type diffusion layer 16b is formed on a joint to join with a collector area in such manner that the impurity concentration of the above area is locally elevated.例文帳に追加

こうした半導体基板１１の表面に、上記ＮＰＮ型バイポーラトランジスタ３０を形成し、そのベース領域（Ｐウェル１４ｂ）のうち、コレクタ領域と接合する接合部に同領域の不純物濃度を局所的に高く設定するかたちでＰ型拡散層１６ｂを形成する。 - 特許庁

To provide a bias current temperature characteristic compensating circuit which maintains the temperature characteristic of the bias current of an emitter common transistor output circuit consisting of PNP and NPN transistors and does not have the loss of an output dynamic range and an electronic circuit containing it.例文帳に追加

ＰＮＰ及びＮＰＮトランジスタで構成されるエミッタ共通トランジスタ出力回路のバイアス電流の温度特性を一定に保ち、出力ダイナミックレンジの損失のないバイアス電流温特補償回路及びこれを具備し電子回路を提供することを課題とする。 - 特許庁

To reduce the size of a circuit part, reduce the packaging area and reduce power consumption by turning on and off the supply voltage to load of a DC stabilizing power supply circuit by a PNP transistor connected between the collector and the base of a controlling NPN transistor to reduce a current flowing through the circuit.例文帳に追加

直流安定化電源回路の負荷への供給電圧のオン／オフを制御用のＮＰＮトランジスタのコレクタ・ベース間に接続したＰＮＰトランジスタで行うことにより、回路に流れる電流の低減を図り、回路部品の小型化、実装面積の低減、消費電力の低減を可能にする。 - 特許庁

Then, the controller 30 raises the boosting ratio of a step-up converter VBC when it determines that the inverter cooling water temperature Tiv is lower than the reference voltage, and generates a signal PWMU_-up for driving the step-up converter VBC and outputs it to NPN transistors Q1 and Q2.例文帳に追加

そして、制御装置３０は、インバータ冷却水温Ｔｉｖが基準温度よりも低いと判定したとき、昇圧コンバータＶＢＣの昇圧比を高くして昇圧コンバータＶＢＣを駆動するための信号ＰＷＭＵ＿ｕｐを生成してＮＰＮトランジスタＱ１，Ｑ２へ出力する。 - 特許庁

One-dimensional simulation is performed to a junction structure including an npn structure or pnp structure having an impurity concentration equal to that of an n-type region and a p-type region in a semiconductor device to obtain one-dimensional simulation value for a depleted layer in the semiconductor device.例文帳に追加

半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、半導体装置における空乏層についての一次元シミュレーション値を取得する。 - 特許庁

To provide a semiconductor device having a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor formed on the same semiconductor substrate in which a high reliability npn transistor having a low leak current with no variation is fabricated, and to provide its fabricating process.例文帳に追加

同一半導体基板に低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタが形成された半導体装置において、リーク電流が小さい、リーク電流の変動がない高信頼性のｎｐｎトランジスタを有する半導体装置およびその製造方法を提供すること。 - 特許庁

To provide an electrostatic discharging protective element which is formed on an SOI substrate and the holding current of which can be set to a high value while the device maintains high protecting performance by reducing the base resistances of NPN and PNP bipolar transistors contained in an SCR.例文帳に追加

ＳＯＩ基板上に形成する静電気放電保護素子において、ＳＣＲ中のＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース抵抗を低減し、高い保護性能を維持しつつ保持電流を高く設定することができる静電気放電保護素子を提供する。 - 特許庁

A protection circuit 1 consists of a current sensor resistor 2 that is connected between the source of a power MOSFET 14 and one output terminal 15b and an npn gate control transistor(TR) 3 that becomes conductive when the voltage drop across the current sensor resistor 2 exceeds a given voltage.例文帳に追加

保護回路１は、パワーＭＯＳＦＥＴ１４のソースと一方の出力端子１５ｂとの間に接続される電流検出抵抗２と、電流検出抵抗２に生じる電圧降下が所定電圧以上になるとオンになるｎｐｎ形のゲート制御用トランジスタ３とで構成される。 - 特許庁

When the on-duty D_ON_1 is influenced by dead time and the DC voltage Vb is smaller than a predetermined setting, the controller 30 controls the NPN transistors Q1, Q2 so as to fix the on-duty D_ON_1 to 1.0 and conduct a voltage-boosting operation or a voltage dropping operation.例文帳に追加

そして、制御装置３０は、オンデューティーＤ＿ＯＮ＿１がデッドタイムの影響を受けるときであって、かつ直流電圧Ｖｂが所定の設定値よりも小さいとき、オンデューティーＤ＿ＯＮ＿１を１．０に固定して昇圧動作または降圧動作を行なうようにＮＰＮトランジスタＱ１，Ｑ２を制御する。 - 特許庁

The electronic apparatus comprises: a system clock oscillator 4 that oscillates a system clock signal; a DC/DC converter 2 that includes an NPN transistor TR1 whose on-operation and off-operation are switched according to the system clock signal; and an IC 5 that operates in timing for internal processing on the basis of the system clock signal.例文帳に追加

システムクロック信号を発振するシステムクロック発振器４と、前記システムクロック信号に応じてＯＮ／ＯＦＦが切り替わるＮＰＮ形トランジスタＴＲ１を有するＤＣ／ＤＣコンバータ２と、前記システムクロック信号に基づいて内部処理のタイミングをとって動作するＩＣ５とを備える。 - 特許庁

To provide a differential linear amplifier circuit capable of reducing the cost of an LSI while keeping required characteristics by preventing the change of a DC component at an input stage in the circuit from affecting the next stage even when the DC component is changed and adopting a circuit configuration using only an NPN or a PNP bipolar transistors.例文帳に追加

差動リニアアンプ回路の入力段の直流成分が変化しても、次段に影響を与えないようにして、且つ、ＮＰＮまたはＰＮＰ型バイポーラトランジスタだけを使用した回路構成とすることで、必要な特性を維持し、ＬＳＩのコストダウンが可能な差動リニアアンプ回路を提供する。 - 特許庁

Thus, the p-type diffusion layer 11, the n-type collector diffusion layer 14 and the n-type diffusion layer 16 are selectively extracted, and a parasitic npn bipolar transistor 22 consisting of the n-type collector diffusion layer 14, the p-type diffusion layer 11 and the n-type diffusion layer 16 is recognized.例文帳に追加

これにより、マスクレイアウトからＰ型半導体基板１１、Ｎ型コレクタ拡散層１４及びＮ型拡散層１６が選択的に抽出され、Ｎ型コレクタ拡散層１４とＰ型拡散層１１とＮ型拡散層１６とからなる寄生ＮＰＮ型バイポーラトランジスタ２２が認識される。 - 特許庁

Moreover, primary windings Np1 to Npn of a plurality of inverter transformers TR1 to TRn are connected in series, and between a switching means 13 and the primary windings Ns1 to Nsn included in the inverter means 12, a ballast impedance element 18 is connected in series with the primary windings Ns1 to Nsn.例文帳に追加

また、複数のインバータトランスＴＲ１〜ＴＲｎの一次巻線Ｎｐ１〜Ｎｐｎは直列に接続されて、インバータ手段１２に含まれるスイッチング手段１３と一次巻線Ｎｓ１〜Ｎｓｎとの間には、一次巻線Ｎｓ１〜Ｎｓｎに直列にバラストインピーダンス素子１８が接続されている。 - 特許庁

In a translinear circuit, npn transistors Q1 to Q4 that form a translinear loop use an n-type substrate as a shared collector, use a p-well which is formed corresponding to each of them as a base, and use an n-type area formed in the p-well as an emitter similarly to the source and drain of an nMOS.例文帳に追加

トランスリニアループを形成するｎｐｎトランジスタＱ１〜Ｑ４は、ｎ型基板を共通のコレクタとする一方、それぞれに対応して形成されたｐウェルをベースとし、ｎＭＯＳのソース、ドレインと同様にｐウェル内に形成されるｎ型領域をエミッタとする。 - 特許庁

This circuit receives a current coming out from an electrode 2 (or electrode 6) of a battery 1 by an npn semiconductor 3, rectifies the current to pass through a conductor 5, allows a current passing through a pnp semiconductor 4 to flow in the electrode 6 (or electrode 2), and returns the current to the battery 1, and houses an to be built-in the equipment houses this circuit.例文帳に追加

電池１の電極２（又は電極６）から出た電流をｎｐｎ半導体３が受け取り、整流された電流が導線５を通り、ｐｎｐ半導体４を通った電流は電極６（又は電極２）に流れて電池１に戻る回路を機器に内蔵する。 - 特許庁

An NPN bipolar transistor Q having a P-well region 2 as a base, an N+ region 9 as an emitter, and an N+ region 10 for connecting an N-substrate 1 to a power line L-VDD as a collector between the power line L-VDD and a ground line L-GND, is formed.例文帳に追加

電源ラインＬ−Ｖ_DDと接地ラインＬ−ＧＮＤとの間に、Ｐ−ｗｅｌｌ領域２をベース、Ｎ^+領域９をエミッタ、Ｎ−ｓｕｂ（基板）１を電源ラインＬ−Ｖ_DDに接続するためのＮ^+領域１０を併用してコレクタとしたＮＰＮバイポーラトランジスタＱを形成する。 - 特許庁

An NPN type bipolar transistor BT, in which an N well 11 is a collector layer, a P+ type Si layer 12A formed on a surface of the N wall 11 is a base layer, and an N+ type Si layer 15 formed on a surface of the P+ type Si layer 12A is an emitter layer, is formed.例文帳に追加

Ｎウエル１１をコレクタ層とし、Ｎウエル１１の表面に形成されたＰ＋型Ｓｉ層１２Ａをベース層とし、Ｐ＋型Ｓｉ層１２Ａの表面に形成されたＮ＋型Ｓｉ層１５をエミッタ層とする、ＮＰＮ型のバイポーラトランジスタＢＴが形成されている。 - 特許庁

A polycrystalline silicon film 115 is deposited, the sidewall of the polycrystalline silicon film 115 is formed on the gate electrode sidewall of a PMOS through selective etching, and an external base region 120a of the NPN transistor and a source/drain region 120b of the PMOS are formed at the same time.例文帳に追加

次に、多結晶シリコン膜１１５を堆積し、選択的エッチングによってＰＭＯＳのゲート電極側壁に多結晶シリコン膜１１５のサイドウォールを形成し、ＮＰＮトランジスタの外部ベース領域１２０ａとＰＭＯＳのソース／ドレイン領域１２０ｂを同時に形成する。 - 特許庁

Thus, a drive current supplied from the anode terminal of the thyristor d1 in an ON state becomes currents Ik2 and Ik1 flowing to the collector of an NPN transistor 62 and the side of the collector of a PNP transistor 61 and a current Ig reaching the ground from the gate terminal through the buffer circuit 101 is not generated.例文帳に追加

これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。 - 特許庁

First and second PNP transistors forming the current mirror circuit are connected in common at their bases and emitters, where a base current flows to the ground via a resistor, and a constant current is supplied from the second PNP transistor (Tr4) to the collector of the base current controlling NPN transistor (Tr2).例文帳に追加

カレントミラー回路を構成する第１、第２のＰＮＰトランジスタは、ベース共通、エミッタ共通に接続され、ベース電流は抵抗を介して接地に流れ、第２のＰＮＰトランジスタ（Ｔr４）からは定電流がベース電流制御用ＮＰＮトランジスタ（Ｔr２）のコレクタに供給される。 - 特許庁

A clamp circuit 20 clamps the low voltage level of the high-frequency signal input by an npn transistor Tr1 with a DC voltage VTL applied thereto at its base and also clamps the high voltage level of the high-frequency signal input by a pnp transistor Tr2 with a DC voltage VTH applied thereto at its base.例文帳に追加

クランプ回路２０において、ベースに直流電圧ＶTLが与えられたｎｐｎトランジスタＴｒ１によって入力される高周波信号の低い電圧レベルをクランプするとともに、ベースに直流電圧ＶTHが与えられたｐｎｐトランジスタＴｒ２によって入力される高周波信号の高い電圧レベルをクランプする。 - 特許庁

In the optical semiconductor integrated circuit device, the widths W1 and W2 of insulating layers for parasitic capacitance are formed with a fixed distance between them in the NPN transistor 21 and vertical PNP transistor 22 so as to reduce the parasitic capacitance which occur through almost a non-doped second epitaxial layer 26.例文帳に追加

本発明における光半導体集積回路装置では、ＮＰＮトランジスタ２１および縦型ＰＮＰトランジスタ２２において、ほぼノンドープである第２のエピタキシャル層２６を介して発生する寄生容量を低減するために、寄生容量の絶縁層幅Ｗ１、Ｗ２を一定の距離をもって形成する。 - 特許庁

The controller 30 generates a signal PWC for implementing the feedback control for a voltage boosting converter 12 so as to match the output voltage Vm with the voltage instruction by using the adjusted control gain, and outputs the generated signal PWC to NPN transistors Q1, Q2 in the voltage boosting converter 12.例文帳に追加

そして、制御装置３０は、その調整した制御ゲインを用いて出力電圧Ｖｍが電圧指令に一致するように昇圧コンバータ１２をフィードバック制御するための信号ＰＷＣを生成し、その生成した信号ＰＷＣを昇圧コンバータ１２のＮＰＮトランジスタＱ１，Ｑ２へ出力する。 - 特許庁

A first minus power source (a minus power source) 4 applies a reverse bias voltage to a PIN diode (a diode) 6 via an NPN type transistor (a first semiconductor switch) 2, and a first plus power source (a plus power source) 5 supplies a forward current to the PIN diode 6 via a PNP type transistor (a second semiconductor switch) 3.例文帳に追加

第１のマイナス電源（マイナス電源）４はＮＰＮ型のトランジスタ（第１の半導体スイッチ）２を介してＰＩＮダイオード（ダイオード）６に逆バイアス電圧を印加し、第１のプラス電源（プラス電源）５はＰＮＰ型のトランジスタ（第２の半導体スイッチ）３を介してＰＩＮダイオード６に順方向電流を供給する。 - 特許庁

A second minus power source (a minus power source) 13 applies a reverse bias voltage to a PIN diode (a diode) 15 via an NPN type transistor (a first semiconductor switch) 11, and a second plus power source (a plus power source) 14 supplies a forward current to the PIN diode 15 via a PNP type transistor (a second semiconductor switch) 12.例文帳に追加

第２のマイナス電源（マイナス電源）１３はＮＰＮ型のトランジスタ（第１の半導体スイッチ）１１を介してＰＩＮダイオード（ダイオード）１５に逆バイアス電圧を印加し、第２のプラス電源（プラス電源）１４はＰＮＰ型のトランジスタ（第２の半導体スイッチ）１２を介してＰＩＮダイオード１５に順方向電流を供給する。 - 特許庁

This device is provided with a 1st electrifying means which supplies electric power via a resistor R0 when a switching element Q2 is on and a 2nd electrifying means which supplies electric power through an NPN transistor Q1 controlled by a differential amplifier 40 as electrifying means for electrification from a power line Lc to a band-gap(BG) circuit 30.例文帳に追加

電源ラインＬｃからバンドギャップ（ＢＧ）回路３０への給電手段として、スイッチング素子Ｑ２のオン時に抵抗Ｒ０を介して電源供給を行う第１給電手段と、差動増幅器４０により制御されるＮＰＮトランジスタＱ１を介して電源供給を行う第２給電手段とを設ける。 - 特許庁

The controller 30 detects which of the reactor L1 and the NPN transistors Q1 and Q2 is anomalous according to combinations of the results of comparison of the reactor temperature TL with the two reference values TLh and TLl and the results of comparison of the temperature TC with the two reference values TCh and TCl.例文帳に追加

そして、制御装置３０は、リアクトル温度ＴＬを２つの基準値ＴＬｈ，ＴＬｌと比較した比較結果と、温度ＴＣを２つの基準値ＴＣｈ，ＴＣｌと比較した比較結果との組合わせに応じて、リアクトルＬ１およびＮＰＮトランジスタＱ１，Ｑ２のいずれが異常であるかを検出する。 - 特許庁

The soft start reset circuit 130 comprises a comparator 131 installed in parallel with input of the error amplifier 110, an off-set voltage 132 giving an off-set to input of the comparator 131 and an NPN transistor 133 which is turned on and off according to the comparison results of the comparator 131 and is turned on at the time of the short circuit to discharge a capacitor C.例文帳に追加

ソフトスタートリセット回路１３０は、エラーアンプ１１０の入力に平行して設置されるコンパレータ１３１と、コンパレータ１３１の入力にオフセットを与えるオフセット電圧１３２と、コンパレータ１３１の比較結果に従ってオンオフし、出力ショート時にオンしてコンデンサＣをディスチャージするＮＰＮトランジスタ１３３とを備える。 - 特許庁

Since the switching diode D2 blocks the discharging current going toward the constant-voltage diode ZD2 while an NPN-type transistor TR2 blocks the discharging current going toward the constant-voltage diode ZD1, the discharging current of the electric double-layer capacitors SC1 and SC2 can efficiently flow only in the LED lamp 3.例文帳に追加

このとき、スイッチングダイオードＤ２が定電圧ダイオードＺＤ２に向う放電電流を阻止し、ＮＰＮ型トランジスタＴＲ２が定電圧ダイオードＺＤ１に向う放電電流を阻止するので、電気二重層コンデンサＳＣ１，ＳＣ２の放電電流をＬＥＤランプ３のみに効率よく流すことができる。 - 特許庁

The protection circuit 25 includes an n^- layer 26 laminated on a p^- layer 27, a p^+ base region 29 formed on an n^- layer, an n^+ collector region 33 etc. formed on the p+ base region, and an npn transistor 30 etc. which is formed on the n^- layer and is formed on an n+ emitter region 37 etc. overlapped with the p+ base region.例文帳に追加

保護回路２５は、ｐ^−層２７上に積層されたｎ^−層２６、ｎ^−層に形成されたｐ^＋ベース領域２９、ｐ^＋ベース領域に形成されたｎ^＋コレクタ領域３３等、及びｎ^−層に形成されｐ^＋ベース領域とオーバラップしたｎ^＋エミッタ領域３７等で形成されたｎｐｎトランジスタ３０等を含む。 - 特許庁

In a power supply circuit 11 of a series regulator type, between a base and a power supply line 19 of a transistor T11 of an NPN type, a section between an emitter and collector of transistor T12 of the PNP type is connected, and a voltage VN12 obtained by dividing zener voltage VZ of zener diode 15 by a voltage dividing circuit 16, is given to its base.例文帳に追加

シリーズレギュレータ形式の電源回路１１において、ＮＰＮ形のトランジスタＴ１１のベースと電源線１９との間にＰＮＰ形のトランジスタＴ１２のエミッタ−コレクタ間を接続し、そのベースにツェナーダイオード１５のツェナー電圧ＶZを分圧回路１６により分圧して得られる電圧ＶN12を与える。 - 特許庁