「memory processor bus」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a bus system of an information processor for maximizing the efficiency of using each of three buses, a system bus, a memory bus, and a processor bus.例文帳に追加

システムバス、メモリバス、プロセッサバスの三種の各バスの使用効率を最大とする情報処理装置のバスシステムを提供する。 - 特許庁

The data processor is equipped with a processor 1, a DMA processor 2, a local memory 3, a local memory 4, a memory controller 5, a main memory 6, a DMA processor interface 7, and an address data bus 8.例文帳に追加

データ処理装置は、プロセッサ１、DMAプロセッサ２、ローカルメモリ３、ローカルメモリ４、メモリコントローラ５、メインメモリ６、DMAプロセッサインタフェース７、アドレスバス・データバス８を備える。 - 特許庁

A processor bus 111, a memory bus 112 and a system bus 113 are connected to a three-forked path connection control means 103.例文帳に追加

プロセッサバス111と、メモリバス112と、システムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

MEMORY BUS DIAGNOSIS METHOD, STORAGE MEDIUM AND INFORMATION PROCESSOR例文帳に追加

メモリバス診断方法、記憶媒体および情報処理装置 - 特許庁

To provide a bus system for information processor for maximizing the using efficiency of the three kinds of buses that are system bus, a memory bus and a processor bus.例文帳に追加

本発明はシステムバス、メモリバス、プロセッサバスの三種の各バスの使用効率を最大とする情報処理装置のバスシステムを提供する。 - 特許庁

A memory bus allows random access to data stored in a processor readable memory.例文帳に追加

メモリバスは、プロセッサ可読メモリに記憶されたデータへのランダムアクセスを可能にする。 - 特許庁

The module includes the single memory bus which is connected to the plural memory devices and the single memory bus links a processor to the plural memory devices.例文帳に追加

前記モジュールは、また、複数のメモリデバイスに連結されたシングルメモリバスを含み、シングルメモリバスは、プロセッサと複数のメモリデバイスとを連通させる。 - 特許庁

A processor bus 111 linked with a processor 101, a memory bus 112 linked with a main memory 104, and a system bus 113 linked with an input/output device 105 are connected to a three-way connection control system 103.例文帳に追加

プロセッサ101に接続のプロセッサバス111と、メインメモリ104に接続のメモリバス112と、入出力デバイス105に接続のシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

A memory interface circuit A is provided between a processor and a memory M; and the memory interface A and processor P are connected through an address bus 100, a data bus 103, etc., and the memory interface circuit A and memory M are connected through an address bus 110, a data bus 112, etc.例文帳に追加

プロセッサＰとメモリＭ間に、メモリインタフェース回路Ａを設け、メモリインタフェース回路ＡとプロセッサＰとはアドレスバス１００、データバス１０３等を介して接続され、また、メモリインタフェース回路ＡとメモリＭとはアドレスバス１１０、データバス１１２等を介して接続されている。 - 特許庁

The memory 14 is connected to the first bus 7 and the second bus 12, and receives an access from the processor 2 via the first bus 7 or the second bus 12.例文帳に追加

メモリ１４は、第１バス７及び第２バス１２に接続され、第１バス７又は第２バス１２を介してプロセッサ２からアクセスを受ける。 - 特許庁

The processor 22 transfers a data between the input memory 12 and the output memory 18 via a processor bus 26.例文帳に追加

プロセッサ２２は、プロセッサバス２６を介して、入力メモリ１２と出力メモリ１８との間で、データの受け渡しを行う。 - 特許庁

A processor element is connected to the memory of the first level by a processor bus and a dispatcher is connected with the first or third memory and the processor element.例文帳に追加

プロセッサ・エレメントはプロセッサ・バスにより第１レベルのメモリに接続し、ディスパッチャは第１ないし３メモリおよびプロセッサ・エレメントと接続している。 - 特許庁

The processor bus 111 connected with a processor 101, the memory bus 112 connected with a main memory 104 and the system bus 113 connected with an input/output device 105 are connected to a trident path connection control means 103.例文帳に追加

プロセッサ101が接続されたプロセッサバス111と、メインメモリ104が接続されたメモリバス112と、入出力デバイス(105)が接続されたシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

A processor bus (111) connected with a processor (101), a memory bus (112) connected with a main memory (104) and a system bus (113) connected with an input/output device (105), are connected to a trident path connection control means (103).例文帳に追加

プロセッサ(101)が接続されたプロセッサバス(111)と、メインメモリ(104)が接続されたメモリバス(112)と、入出力デバイス(105)が接続されたシステムバス(113)とが三叉路接続コントロール手段(103)に接続される。 - 特許庁

The processor bus 111 connected with a processor 101, the memory bus 112 connected with a main memory 104, and the system bus 113 connected with an input/output device 105 are connected to a three-forked connection controlling means 103.例文帳に追加

プロセッサ101が接続されたプロセッサバス111と、メインメモリ104が接続されたメモリバス112と、入出力デバイス105が接続されたシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

The processor (311) and the data memory (310) are arranged in a bus module (31, 31').例文帳に追加

プロセッサ（３１１）およびデータメモリ（３１０）は、バスモジュール（３１、３１’）に配置される。 - 特許庁

The processor 311 and the data memory 310 are arranged in bus modules 31, 31', respectively.例文帳に追加

プロセッサ（３１１）およびデータメモリ（３１０）は、バスモジュール（３１、３１’）に配置される。 - 特許庁

This processor system comprises a processing part having an internal memory, an external memory, and a bus controller which controls a bus to which the processing part and the external memory are connected.例文帳に追加

プロセッサシステムは、内部メモリを有する処理部と、外部メモリと、処理部及び外部メモリが接続されたバスを制御するバスコントローラとを備える。 - 特許庁

A processor 11, if it can access a shared memory 15 through a memory bus 17, sets an identification number of the processor 11 in an address signal line of the memory bus 17 and acquires an exclusive right of use.例文帳に追加

プロセッサ１１は、メモリバス１７を介して共有メモリ１５にアクセスできた場合、メモリバス１７のアドレス信号線にプロセッサ１１の識別番号を設定して排他使用権を獲得する。 - 特許庁

The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals.例文帳に追加

三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。 - 特許庁

Particularly, each of the input/output ports is comprised of a main bus to which a bus arbiter is connected, a sub-bus connected with said main bus via a shared memory, and the main bus of the first processor chip is connected with the sub-bus of the second processor chip.例文帳に追加

特に、前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第１のプロセッサチップのメインバスと前記第２のプロセッサチップのサブバスとを接続した。 - 特許庁

The data processor is equipped with an image processing processor 51, a DMA controller 52, a bus interconnection 53, a local memory 54, a main memory controller 55, a main memory 56, and a minimum/maximum calculation section 131.例文帳に追加

データ処理装置は、画像処理プロセッサ51、DMAコントローラ52、バスインターコネクション53、ローカルメモリ54、メインメモリコントローラ55、メインメモリ56、最小値・最大値計算部131を備える。 - 特許庁

The processor bus 111, the memory bus 112 and the system bus 113 to which an input/output device 105 is connected are connected to a three-forked road connection control means 103.例文帳に追加

プロセッサバス111と、メモリバス112と、入出力デバイス105が接続されたシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

The system LSI has, in a hardware side, a processor, a memory, a functional circuit module, a bus, and a bus arbiter which can be controlled from a CPU.例文帳に追加

ハード側＝プロセッサ、メモリ、機能回路モジュール、バス、ＣＰＵから制御可能なバスアービタ、を持つシステムＬＳＩ。 - 特許庁

To provide a method for memory diagnosis on a processor bus which is able to shorten the test time, concerning the method for memory diagnosis on the processor bus.例文帳に追加

本発明はプロセッサバス上のメモリ診断方法に関し、試験時間の短縮を図ることができるプロセッサバス上のメモリ診断方法を提供することを目的としている。 - 特許庁

An integrated circuit 100 is provided with a shared memory 104 connected to a bus 101, an audio/demultiplexing processor 106 for performing access through the bus to the shared memory, a video processor 105 for performing access through the bus to the shared memory, and for executing much heavier processing and an exclusive memory 110 to which the video processor performs access without using the bus.例文帳に追加

集積回路１００は、バス１０１に接続される共用メモリ１０４と、バスを介して共用メモリにアクセスするオーディオ・多重分離プロセッサ１０６と、バスを介して共用メモリにアクセスし、かつ、より重い処理を実行するビデオプロセッサ１０５と、ビデオプロセッサにより、バスを介さずにアクセスされる専用メモリ１１０を備える。 - 特許庁

A trace control circuit 121 issues the instruction of trace to a trace memory 131 according to the states of a SCSI control bus 210 and a processor control bus 260, and a trace memory part 131 traces a SCSI data bus 200, SCSI control bus 210, processor data bus 250, and processor control bus 260 in response to the instruction.例文帳に追加

トレース制御回路１２１はＳＣＳＩコントロールバス２１０およびプロセッサ・コントロールバス２６０の状態に応じてトレースメモリ部１３１に対してトレースの指示を出し、トレースメモリ部１３１は前記指示によりＳＣＳＩデータバス２００、ＳＣＳＩコントロールバス２１０、プロセッサデータバス２５０、プロセッサコントロールバス２６０のトレースを行う。 - 特許庁

A system is provided with a bus connected to a processor, a first data route which connects the processor to a first memory and is different from the bus and a second data route which connects the processor to a second memory and is different from the bus.例文帳に追加

プロセッサとつながるバスと、プロセッサに対し第１のメモリへのつながりを提供する、バスとは別の第１のデータ経路と、プロセッサに対し第２のメモリへのつながりを提供する、バスとは別の第２のデータ経路と、を有する。 - 特許庁

Energy devices are integrated on the system communication bus, and each has a memory and a processor.例文帳に追加

各エネルギ装置は、システム通信バス上に一体化されており、メモリおよびプロセッサを有する。 - 特許庁

The switch section 3 switches, according to the state of the first bus 7, a bus to be used when the processor 2 accesses to the memory 14 from the first bus 7 to the second bus 12.例文帳に追加

そして、スイッチ部３により、第１バス７の状態に応じて、プロセッサ２がメモリ１４にアクセスする際に使用するバスを、第１バス７から第２バス１２に切り替える。 - 特許庁

This semiconductor memory has a standard bus 1, a plurality of flash memories 4, a light buffer memory 5 for temporarily holding data, and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

A processor having a cache memory is connected through the bus mechanism with the transaction as a base with the memory system.例文帳に追加

キャッシュメモリを有するプロセッサがトランズアクションをベースとしたバスメカニズムを介してメモリシステムへ結合されている。 - 特許庁

This data processor 11 has a channel division circuit 120, a bus 211, a memory controller 113 and a memory 115.例文帳に追加

データ処理装置１１は、チャネル分割回路１２０、バス２１１、メモリコントローラ１１３およびメモリ１１５を有する。 - 特許庁

The communication processor functions as the master processor by accessing a peripheral bus of the device by use of a memory interface of the communication processor.例文帳に追加

通信プロセッサーは、通信プロセッサーのメモリインターフェースを用いて装置の周辺バスをアクセスすることによりマスタプロセッサーとして機能する。 - 特許庁

The processor bus 111 connected to a processor 101, the memory bus 112 connected to a main memory 104 and the system bus 113 connected to an input/output device 105 are connected to a three-forked path connection control means 103.例文帳に追加

プロセッサ１０１が接続されたプロセッサバス１１１と、メインメモリ１０４が接続されたメモリバス１１２と、入出力デバイス１０５が接続されたシステムバス１１３とが三叉路接続コントロール手段１０３に接続される。 - 特許庁

And in this case, the data to be transferred by using the processor interface bus 34 is indicated whether it is stored in the main memory 36 or not by a main memory controller to be communicated with the processor interface bus 34.例文帳に追加

プロセッサ・インターフェース・バス上で第２信号をアサートし、プロセッサ・インターフェース・バスを用いて転送すべきデータは、メイン・メモリ・コントローラによって、メイン・メモリ内に格納すべきか否かを示す。 - 特許庁

A processor bus 111 connected to plural processors 101, a memory bus 112 connected to a main memory 104 and a system bus 113 connected to plural I/O devices 105 are connected to a three-line connection control means 103.例文帳に追加

プロセッサ(101)が接続されたプロセッサバス(111)と、メインメモリ(104)が接続されたメモリバス(112)と、入出力デバイス(105)が接続されたシステムバス(113)とが三叉路接続コントロール手段(103)に接続される。 - 特許庁

The processor system has on a single semiconductor substrate a processor 101, a memory controller 105, an external bus interface 104 to which a processor 103 outside the substrate can be connected, and a system bus bridge 106 for interconnecting the processor 101, the memory controller 105 and the external bus interface 104.例文帳に追加

単一の半導体基板上に、プロセッサ１０１と、メモリコントローラ１０５と、当該基板外部のプロセッサ１０３を接続可能な外部バスインターフェース１０４と、プロセッサ１０１、メモリコントローラ１０５、及び外部バスインターフェース１０４を相互に接続するシステムバスブリッジ１０６とを備える。 - 特許庁

By the method and system, a processor 12 and a system memory are connected to a system bus 20.例文帳に追加

本発明の方法およびシステムによれば、プロセッサとシステム・メモリがシステム・バスに接続される。 - 特許庁

The three-forked connection control means 103 is provided with a bus/memory connection controller to which the address buses and control buses of the processor bus 111, the memory bus 112, and the system bus 113 are connected for transferring the addresses and control signals to one another, and for generating a data bus control signal.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal.例文帳に追加

この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。 - 特許庁

Then, until the processor 11 releases the exclusive right of use, a retry reply is initiated through the memory bus 17 for a processor, except the processor 11, that gets access to the shared memory 11.例文帳に追加

その後、プロセッサ１１が排他使用権を解放するまでプロセッサ１１以外の共有メモリ１５にアクセスするプロセッサに対してメモリバス１７を介してリトライ応答を開始する。 - 特許庁

The processing unit of an intermediate hierarchy in a hierarchical shared bus multi-processor system is provided with a processor having a programmable ability being equal to that of a normal processor, an instruction memory and a data memory.例文帳に追加

階層型共有バスマルチプロセッサシステムの中間階層の処理ユニットは、通常のプロセッサと同等のプログラマブル能力を持つプロセッサと、命令メモリと、データメモリを備えている。 - 特許庁

The control means 103 also has a data path switch, with which each data bus of the processor bus 111, the memory bus 112 and the system bus 113 is connected to transfer mutually data on the data buses according to the data bus control signals.例文帳に追加

又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパスイッチを有する。 - 特許庁