「junction transistor」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A junction transistor in which the fourth semiconductor regions are gates, one of the first semiconductor region and a fifth semiconductor region is a drain, and the other is a source is formed.例文帳に追加

第４の半導体領域がゲート、第１の半導体領域及び前記第５の半導体領域の内の一方がドレイン、他方がソースとなる接合トランジスタが形成されている。 - 特許庁

To contrive to set optimal conditions considering a barrier height of a Schottky metal and practice a device in a vertical-type MOS field-effect transistor comprising a Schottky junction on its reverse face.例文帳に追加

裏面にショットキー接合を備えた縦型ＭＯＳ電界効果トランジスターにおいて、ショットキー金属のバリア高さを考慮した最適条件の設定と、デバイスの実用化を図る。 - 特許庁

To provide a small-sized overcurrent protective device which can protect electronic equipment in quick response to the overcurrent of positive polarity and negative polarity, using a bidirectional normally ON type of junction field effect transistor.例文帳に追加

双方向ノーマリオン型の接合型電界効果トランジスタを用い正極性及び負極性の過電流に即応して電子機器を保護し得る小型の過電流保護装置を提供する。 - 特許庁

To provide an amplifier device using a junction field-effect transistor in which unintended input of a low frequency signal is prevented and no drain current exceeding the specification values flows.例文帳に追加

意図しない低周波信号の入力を防止し、規格値を超過するドレイン電流が発生することのない接合形電界トランジスタを用いた増幅回路装置を提供する。 - 特許庁

An AC-coupled charging capacitor 435 is coupled to the gate input of the wide bandgap semiconductor junction gate transistor when used, and is arranged in parallel with the gate current limiting resistor 445.例文帳に追加

ＡＣ結合充電コンデンサ４３５は、使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合され、ゲート電流制限抵抗器４４５に並列に配置されている。 - 特許庁

To provide an integrated circuit bipolar junction transistor(BJT) which is improved so as to maximize both of a breakdown voltage (Bvceo) and a cut-off frequency/maximum frequency ratio (Ft/Fmax).例文帳に追加

降伏電圧（Ｂｖｃｅｏ）及び遮断周波数／最大周波数比（Ｆｔ／Ｆｍａｘ）の両方を最大にする改良された、集積回路二極接合トランジスタ（ＢＪＴ）を提供する。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

This circuit is provided with a reference voltage generation stage 1 composed by serially connecting a depletion type MOS transistor Q1 and an enhancement type MOS transistor Q2 and makes the electric potential at the junction of the transistors Q1 and Q2 to Vin and outputting the electric potential.例文帳に追加

デプレッション型ＭＯＳトランジスタＱ１とエンハンスメント型ＭＯＳトランジスタＱ２が直列に接続されてなる基準電圧発生段１が設けられており、ＭＯＳトランジスタＱ１，Ｑ２の接続点の電位をＶinとして出力段３に出力している。 - 特許庁

To enable a semiconductor device and its manufacturing method to realize an ultra high-speed semiconductor device, wherein using Si/SiC Hetero junction in an active region, a suitable strain for n-channel transistor and p-channel transistor respectively is made to be applicable by SiC.例文帳に追加

半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。 - 特許庁

To solve the problems in prior art that in a circuit, having parallel connected working transistors and transistors being in a stopped state, the working transistors were broken due to the electrostatic discharge(ESD), since the junction breakdown, voltage of the working transistor is lower than the surface breakdown voltage of the transistor being in the stopped state.例文帳に追加

動作するトランジスタと停止状態にあるトランジスタが並列につながった回路において、動作するトランジスタの接合耐圧が停止状態にあるトランジスタの表面ブレ−クダウンよりも低い為に、ＥＳＤにより動作するトランジスタが破壊してしまう。 - 特許庁

To provide a semiconductor device that prevents characteristics, such as impurity concentration of a channel layer and impurity concentration, from varying, when forming a semiconductor layer of a conductive type which is opposite to that of the channel layer as a junction FET, and has a junction field effect transistor that can be manufactured easily.例文帳に追加

チャネル層と反対導電型の半導体層を形成して接合型ＦＥＴとする場合に、チャネル層の不純物濃度などの特性変動を生じさせることなく、かつ、簡単に製造することができる構造の接合型電界効果トランジスタを有する半導体装置を提供する。 - 特許庁

The MIS transistor dynamically stores a first data status wherein impact-ionization takes place near a drain junction to set the silicon layer 12 to a first electric potential, and a second data status wherein a forward current is allowed to flow the drain junction to set the silicon layer 12 to a second electric potential.例文帳に追加

ＭＩＳトランジスタは、ドレイン接合近傍でインパクトイオン化を起こしてシリコン層１２を第１の電位に設定した第１データ状態と、ドレイン接合に順方向電流を流してシリコン層１２を第２の電位に設定した第２データ状態とをダイナミックに記憶する。 - 特許庁

The MIS transistor dynamically memorizes a first data state in which the silicon layer 12 is set to a first potential by causing impact ionization in the vicinity of the drain junction; and a second data state in which the silicon layer 12 is set to a second potential by passing forward current to the drain junction.例文帳に追加

ＭＩＳトランジスタは、ドレイン接合近傍でインパクトイオン化を起こしてシリコン層１２を第１の電位に設定した第１データ状態と、ドレイン接合に順方向電流を流してシリコン層１２を第２の電位に設定した第２データ状態とをダイナミックに記憶する。 - 特許庁

An ESD protection circuit includes: a PNPN junction in which a P-side of one end is connected to a terminal and an N-side of another end is connected to ground; and a PMOS transistor in which a source and a gate are connected to an N-side of a PN junction having a P-side connected to ground and a drain is connected to the terminal.例文帳に追加

ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 - 特許庁

To provide a hetero-junction field effect transistor which is not easily affected by deep impurity levels or the like by forming a hetero-junction FET structure using a two-dimensional electron gas, and preventing an oxygen from being mixed for forming an impurity levels while using a semiconductor having a large Schottky barrier.例文帳に追加

２次元電子ガスを用いるヘテロ接合ＦＥＴ構造とし、ショットキ障壁の大きい半導体を用いながら、不純物準位を作る酸素の混入を防止し、深い不純物準位などの影響を受けにくいヘテロ接合電界効果トランジスタを提供する。 - 特許庁

One acicular crystal is grown in a thin line 1 by adding a catalytic substance, and a crystalline thin film diode having a p-n junction or a p-i-n junction is manufactured in the thin line part 1, or a crystalline thin film transistor having the thin line part 1 as a channel is manufactured.例文帳に追加

触媒物質を添加して細線部１内に一つの針状結晶を成長させ、この細線部１内にｐ−ｎ接合やｐ−ｉ−ｎ接合を有する結晶性薄膜ダイオードを作製するか、細線部１をチャネルとする結晶性薄膜トランジスタを作製する。 - 特許庁

A first PNP transistor (Q2) whose emitter is connected to the plus voltage power wire and whose base is connected to the mutual junction between the resistor for current detection and the load is connected in series to a first resistor (R1), and the other end of the first resistor is connected to the mutual junction between the load and the choke coil.例文帳に追加

エミッタをプラス電源線に、ベースを電流検出用抵抗と負荷の相互接続点に接続した第１のＰＮＰトランジスタ（Ｑ２）を第１の抵抗（Ｒ１）と直列接続し、第１の抵抗の他端を負荷とチョークコイルの相互接続点に接続する。 - 特許庁

A junction electric field transistor according to this invention, when the a pn junction of a gate is formed in a selection regrowth, a low-concentration doped regrowth layer 13 doped at lower concentration than a p+ type high-concentration doped regrowth layer 14 is inserted directly under the p+ type high-concentration doped regrowth layer 14.例文帳に追加

本発明の接合電界トランジスタは、選択再成長によりゲートのｐｎ接合を形成する際、ｐ＋型高濃度ドーピング再成長層１４の直下に、ｐ＋型高濃度ドーピング再成長層１４よりも低濃度にドーピングされた低濃度ドーピング再成長層１３を挿入する。 - 特許庁

To protect a junction between the emitter and collector of an output transistor against damage even if a high voltage is applied to an output terminal or an integrated circuit changes abruptly in impedance in a semiconductor integrated circuit such as an RF module where hetero-junction bipolar transistors are used as output transistors.例文帳に追加

出力用トランジスタとしてヘテロ接合バイポーラ・トランジスタを用いたＲＦモジュールのような半導体集積回路において、出力端子に高電圧が印加されたりインピーダンスが急に変化したとしても出力用トランジスタのエミッタ・コレクタ間の接合が破壊されるのを防止できるようにする。 - 特許庁

A diode temperature sensor element and a temperature measuring device using the same are provided in which one PN junction is short-circuited and two terminals can be taken outside in a semiconductor chip where a bipolar transistor is handled as a diode by short-circuiting one PN junction among two PN junctions and the diode is used as a temperature sensor to form a bipolar transistor.例文帳に追加

バイポーラトランジスタの2個のｐｎ接合のうち、一方のｐｎ接合を短絡してダイオードとして取り扱い、このダイオードをダイオード温度センサとして用い、バイポーラトランジスタを形成している半導体チップ内で、一方のｐｎ接合を短絡してあり、外部には、二端子として取り出すようにしたダイオード温度センサ素子と、これを用いた温度計測装置を提供する。 - 特許庁

Furthermore, when acquiring noise data, the MOS transistor T8 is turned on to allow the MOS transistor T9 to carry out the resetting, and thereafter, controlling the signal ϕVPS resets the logarithmic transform MOS transistor T1, in response to the threshold voltage and provides an output independently of the incident light to the P-N junction photodiode PD.例文帳に追加

また、ノイズデータ取得時に、ＭＯＳトランジスタＴ８をオンにし、ＭＯＳトランジスタＴ９によるリセットを行った後、ＭＯＳトランジスタＴ８をオフにし、信号φＶＰＳを制御することによって対数変換用ＭＯＳトランジスタＴ１を閾値電圧に応じてリセットし、その後ＰＮ接合フォトダイオードＰＤへの入射光に関係しない出力を行う。 - 特許庁

To provide a MOS transistor and a method of manufacturing it, where a substrate bias effect peculiar to an SOI substrate ca be restrained without increasing a MOS transistor formed on the SOI substrate in element area or in junction leakage caused by crystal defects.例文帳に追加

ＳＯＩ基板に形成したＭＯＳトランジスタの素子面積や結晶欠陥によるジャンクションリークを増加させることなく、ＳＯＩ基板に特有に現れる基板バイアス効果を抑制することができるＭＯＳトランジスタ及びその製造方法を提供することを目的とする。 - 特許庁

A P-N junction of a transistor element is formed on a surface layer at one surface of a semiconductor substrate, and one portion of the electrode of the transistor element positioned on one surface of the semiconductor substrate is electrically connected to a corresponding pad for wire bonding, disposed on the back of the semiconductor substrate via a through electrode.例文帳に追加

半導体基板の一面側表層に、トランジスタ素子のＰＮ接合部が形成され、半導体基板の一面上に位置するトランジスタ素子の電極の一部が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。 - 特許庁

To provide, at low costs, a bipolar transistor having the excellent high frequency characteristic by forming a SIC layer having the predetermined retro-grade profile with the simplified process and by reducing a junction capacitance between the base and collector in the method of manufacturing the bipolar transistor including the SIC layer.例文帳に追加

ＳＩＣ層を有するバイポーラトランジスタの製造方法において、簡便な工程により所望のレトログレードプロファイルを有するＳＩＣ層を形成すると共にベース・コレクタ間の接合容量を低減して、高周波特性に優れたバイポーラトランジスタを低コストで提供する。 - 特許庁

Therefore, the n-type Si layer that is thinner than a lateral pnp, a pn junction varactor, a high breakdown voltage HBT transistor or the like can be obtained, and the performance of each element with different uses can be together established.例文帳に追加

このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。 - 特許庁

To realize higher dielectric strength and lower ON resistance of a lateral high-dielectric-strength junction transistor (JFET) used as a semiconductor element for actuation upstream from the actuating circuit of an IC for a switching power source.例文帳に追加

スイッチング電源用ＩＣの起動回路部上流の起動用半導体素子として用いられる横型高耐圧接合トランジスタ（ＪＦＥＴ）において、高耐圧化と低オン抵抗化を図る。 - 特許庁

To provide a transistor element capable of securing excellent electrical junction between a source region and a drain region, and a channel layer, and preventing drop of on-current, and to provide a method of manufacturing the same.例文帳に追加

ソース領域及びドレイン領域と、チャネル層との間で、良好な電気的接合を確保でき、かつオン電流の低下を防ぐことのできるトランジスタ素子及びその製造方法を提供する。 - 特許庁

The semiconductor structure is operated as a bipolar junction transistor when the phase change material is in a first phase, and the semiconductor structure is operated as a MOSFET when the phase change material is in a second phase.例文帳に追加

相変化材料が第１の相のときには半導体構造はバイポーラ接合トランジスタとして動作し、相変化材料が第２の相のときには半導体構造は電界効果トランジスタとして動作する。 - 特許庁

A p-type diffusion layer 111a is formed on a surface part of the n-type epitaxial layer 104 being isolated from the p-type silicon substrate 101 and made a top gate of the junction field effect transistor 151.例文帳に追加

前記Ｐ型シリコン基板１０１から離れて前記Ｎ型エピタキシャル層１０４の表面部分にＰ型拡散層１１１ａを形成し、接合型電界効果トランジスタ１５１のトップゲートとする。 - 特許庁

When it is used, the diode 430 lowers a gate voltage output from the gate drive chip applied to the gate input of the wide bandgap semiconductor junction gate transistor via the gate current limit resistor 445.例文帳に追加

使用時に、ダイオード４３０は、ゲート電流制限抵抗器４４５を介してワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に印加され、ゲート駆動チップからのゲート電圧出力を低下させる。 - 特許庁

To provide an insulated-gate field effect transistor equipped with extensions which are provided with pn junctions stable and sharp in shapes, and where practical junction depths can be made small enough with high accuracy to the surface of a substrate where channels are formed.例文帳に追加

エクステンション部に関し、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分に小さくする。 - 特許庁

To provide a semiconductor device that can suppress the fall of an on-current, an increase in junction leak, the variation of characteristics of a transistor caused by the abnormal growth of a metal silicide film, and so on, and to provide a method of manufacturing the device.例文帳に追加

オン電流の低下や接合リークの増加、金属シリサイド膜の異常成長によるトランジスタ特性の変動等を抑制することができる半導体装置及びその製造方法の提供。 - 特許庁

To provide a method for detecting the position of a PN junction in the semiconductor substrate of a micro semiconductor device by predicting and controlling the device characteristics of a transistor precisely and performing defect analysis of a specific part.例文帳に追加

トランジスタ等のデバイス特性を精確に予測、制御し、特定部位の不良解析を行う、微細な半導体デバイスの半導体基板内のＰＮ接合位置を検出する方法を提供する。 - 特許庁

In a second embodiment, these voltage differences are reduced by regulating circuit nodes within the voltage reference circuit with a bipolar junction transistor (BJT) which have more ideal characteristics.例文帳に追加

第２の実施形態では、より理想的な特性を有するバイポーラ接合型トランジスタ（ＢＪＴ）を使用した電圧基準回路内の回路ノードを調整することによってこれらの電圧差を小さくしている。 - 特許庁

Thereafter, during operation of an LSI, a write-in/read-out circuit 13 of the memory data measures a forward voltage VF2 obtained when the constant current I1 is made to flow through the PN junction diode of the PNP transistor 11.例文帳に追加

その後ＬＳＩの動作時に、メモリデータの書き込み／読出し回路１３は、ＰＮＰトランジスタ１１のＰＮ接合ダイオードに定電流Ｉ１を流したときの順方向電圧ＶＦ２を測定する。 - 特許庁

To provide an HBT(Hetero Junction Bipolar Transistor) of which the operational characteristics are improved by reducing the resistance of a base lead-out region, and its manufacturing method.例文帳に追加

ＨＢＴの動作特性を悪化させることなく、ベース引出領域の低抵抗化を図ることにより、ＨＢＴの動作特性をさらに良好なものとする、半導体装置およびその製造方法を提供する。 - 特許庁

In this bipolar junction transistor, an epitaxial silicon carbide passivation layer 350 of the first conductivity type is provided on at least a portion of the epitaxial silicon carbide base layer 320 outside the silicon carbide emitter mesa.例文帳に追加

本発明に係るバイポーラ接合トランジスタでは、第１の導電型のエピタキシャル炭化ケイ素保護層が、炭化ケイ素エミッタメサの外側にあるエピタキシャル炭化ケイ素ベース層の少なくとも一部に設けられる。 - 特許庁

To provide an SJ (super junction) device and its manufacturing method in which the SJ device having a column region in the lower region of the base region of a vertical type MOSFET (metal oxide semiconductor field effect transistor) can be manufactured easily.例文帳に追加

縦型ＭＯＳＦＥＴのベース領域の下部領域にコラム領域を備えるＳＪデバイスを容易に製造することを可能にしたＳＪデバイス及びその製造方法を提供する。 - 特許庁

The n-type layer has a charge output portion which is diffused from the pn junction to the substrate surface, and the charge output is connected in a circuit to an MOS transistor for charge read-out.例文帳に追加

Ｎ型層はＰＮ接合部分から基板表面まで拡散された電荷出力部分を有しており、当該部分は電荷読み出し用のＭＯＳトランジスタに回路的に接続されている。 - 特許庁

In a non-volatile memory 14, a forward voltage VF1 obtained when a constant current I1 is made to flow through a PN junction diode of a PNP transistor 11 is stored in advance in an environment where the temperature is managed.例文帳に追加

不揮発性メモリ１４は、温度管理されている環境下で、ＰＮＰトランジスタ１１のＰＮ接合ダイオードに定電流Ｉ１を流したときの順方向電圧ＶＦ１を予め記憶している。 - 特許庁

To provide a vertical bipolar transistor having been subjected to salicide processing through which a base-side depletion layer sufficiently spreads by forming a salicide offset region to prevent problems such as a leakage current and a decrease in junction breakdown voltage.例文帳に追加

サリサイドオフセット領域の形成により、ベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下の問題を防ぐサリサイド処理を行った縦型バイポーラトランジスタを提供する。 - 特許庁

The reset transistor comprises a floating diffusion region for detecting charges, a junction region for discharging the charges, a gate for controlling transfer of charges from the floating diffusion region to the junction region by receiving a reset signal, and a potential well integrated with the lower portion of the gate.例文帳に追加

本発明のリセットトランジスタは、電荷を検出するフローティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。 - 特許庁

According an embodiment, an image sensor includes a circuitry, having transistors and formed on a substrate, an electrical junction region formed on one side of the transistor, a heavily-doped first conductivity-type region formed on the electrical junction region, and a photodiode formed above the circuit.例文帳に追加

実施の形態によるイメージセンサは、基板にトランジスタを含んで形成された回路（ｃｉｒｃｕｉｔｒｙ）と、前記トランジスタの一側に形成された電気接合領域と、前記電気接合領域上に形成された高濃度第１導電型領域と、前記回路上側に形成されたフォトダイオードと、を含むことを特徴とする。 - 特許庁

To provide a display device which is not corroded with a developer in the manufacturing process so as to have stable production, and which makes a low junction resistance even when direct junction with a transparent electrode is conducted, with respect to the display device equipped with a thin film transistor, a transparent electrode layer and an aluminum alloy film layer for wiring.例文帳に追加

薄膜トランジスタと、透明電極層と、配線用のアルミニウム合金膜層とを備える表示デバイスに関し、製造工程における現像液に浸食されず、安定した生産が実現でき、透明電極との直接接合をしても低い接合抵抗を実現可能とした表示デバイスを提供する。 - 特許庁

To prevent a highly conductive region (conductive layer) from forming in a buffer layer with conductive impurities mixing into an epitaxial layer, when preparing an electronic device such as a field-effect transistor containing a high electric mobility transistor or a hetero junction bipolar transistor on a semiconductor epitaxial wafer; and as a result to provide the semiconductor epitaxial wafer realizing high characteristics.例文帳に追加

半導体エピタキシャルウェハの上に高電子移動度トランジスタを含む電界効果トランジスタやヘテロ接合バイポーラトランジスタなどの電子デバイスを作製した際に、エピタキシャル層の中に導電性不純物が混入することによって、バッファ層の中に高い導電性を有する部分（導電層）が形成されるのを防止し、その結果、高い特性を実現する半導体エピタキシャルウェハを提供する。 - 特許庁